CN110120385A - 半导体封装结构及其制备方法 - Google Patents

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Abstract

本发明提供一种半导体封装结构及其制备方法，半导体封装结构包括：玻璃基板；第一天线层，位于玻璃基板的第一表面；第二天线层，位于玻璃基板的第二表面；第一电连接结构，自玻璃基板的第一表面延伸至第二表面；第二电连接结构，位于第二天线层远离玻璃基板的表面；塑封层，位于玻璃基板的第二表面；重新布线层，位于塑封层远离玻璃基板的表面；芯片，倒装键合于重新布线层远离塑封层的表面；焊球凸块，位于重新布线层远离塑封层的表面，且与重新布线层电连接。本发明的半导体封装结构可以显著缩小半导体封装结构的尺寸及体积，提高器件集成度；不需要额外的载体进行封装转移，显著简化了制备工艺，节约了制备成本。

Description

半导体封装结构及其制备方法
技术领域
本发明属于半导体封装领域，特别是涉及一种半导体封装结构及其制备方法。
背景技术
随着经济的发展和科技的进步，各种高科技的电子产品层出不穷，极大方便和丰富了人们的生活，这其中以手机和平板电脑(PAD)为代表的各种便携式移动通信终端的发展尤为引人注目。
现有的便携式移动通信终端通常内置有天线结构用于通信功能，比如实现语音和视频连接以及上网冲浪等。目前天线内置的普遍方法是将天线直接制作于电路板的表面，但这种方法因天线需占据额外的电路板面积导致装置的整合性较差，制约了移动通信终端的进一步小型化。同时，由于电路板上电子线路比较多，天线与其他线路之间存在电磁干扰等问题，甚至还存在着天线与其他金属线路短接的风险。
虽然在封装领域已出现将天线和芯片一起封装的技术，但封装过程中需要借助载体进行转移封装，转移封装后需要将载体进行剥离去除，工艺复杂且成本较高。另外，现有的天线封装多为单层结构，其尺寸较大，整合性较低，天线效率较低，已不足以满足对天线性能日益提高的需求。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体封装结构及其制备方法，用于解决现有技术中天线封装结构整合性较低、尺寸较大、制备工艺复杂及制备成本较高等问题。
为实现上述目的及其他相关目的，本发明提供一种半导体封装结构，所述半导体封装结构包括：
玻璃基板，所述玻璃基板包括第一表面及与所述第一表面相对的第二表面；
第一天线层，位于所述玻璃基板的第一表面；
第二天线层，位于所述玻璃基板的第二表面；
第一电连接结构，自所述玻璃基板的第一表面延伸至所述玻璃基板的第二表面，且与所述第一天线层及所述第二天线层电连接；
第二电连接结构，位于所述第二天线层远离所述玻璃基板的表面；
塑封层，位于所述玻璃基板的第二表面，且将所述第二天线层及所述第二电连接结构塑封；
重新布线层，位于所述塑封层远离所述玻璃基板的表面，所述重新布线层与所述第二电连接结构电连接；
芯片，倒装键合于所述重新布线层远离所述塑封层的表面，且与所述重新布线层电连接；
焊球凸块，位于所述重新布线层远离所述塑封层的表面，且与所述重新布线层电连接。
可选地，所述第一天线层包括多个间隔排布的第一天线，所述第二天线层包括多个间隔排布的第二天线，所述第一电连接结构的数量为多个；所述第一天线、所述第二天线及所述第一电连接结构的数量相同，所述第一天线与所述第二天线一一上下对应设置，所述第一电连接结构将所述第一天线与所述第二天线一一对应电连接。
可选地，所述第一电连接结构包括金属焊线或金属导电柱，所述第二电连接结构包括金属焊线或金属导电柱。
可选地，所述重新布线层包括：
布线介电层，位于所述塑封层远离所述玻璃基板的表面；
金属叠层结构，位于所述布线介电层内，所述金属叠层结构包括多层间隔排布的金属线层及金属插塞，所述金属插塞位于相邻所述金属线层之间，以将相邻所述金属线层电连接。
可选地，所述半导体封装结构还包括底部填充层，所述底部填充层填充于所述芯片与所述重新布线层之间。
本发明还提供一种半导体封装结构的制备方法，所述半导体封装结构的制备方法包括步骤：
提供玻璃基板，所述玻璃基板包括第一表面及与所述第一表面相对的第二表面；
于所述玻璃基板内形成第一电连接结构，并于所述玻璃基板的第一表面形成第一天线层，且于所述玻璃基板的第二表面形成第二天线层；所述第一电连接结构自所述玻璃基板的第一表面延伸至所述玻璃基板的第二表面；所述第一天线层与所述第二天线层与所述第一电连接结构电连接；
于所述第二天线层远离所述玻璃基板的表面形成第二电连接结构；
于所述玻璃基板的第二表面形成塑封层，所述塑封层将所述第二天线层及所述第二电连接结构塑封；
于所述塑封层远离所述玻璃基板的表面形成重新布线层，所述重新布线层与所述第二电连接结构电连接；
提供芯片，将所述芯片倒装键合于所述重新布线层远离所述塑封层的表面，且与所述重新布线层电连接；
于所述重新布线层远离所述塑封层的表面形成焊球凸块，所述焊球凸块与所述重新布线层电连接。
可选地，于所述玻璃基板的第一表面形成第一天线层，并于所述玻璃基板的第二表面形成第二天线层包括如下步骤：
于所述玻璃基板的第一表面形成第一天线材料层；
对所述第一天线材料层进行刻蚀以得到包括多个间隔排布的第一天线的所述第一天线层，所述第一天线与所述第一电连接结构一一对应电连接；
于所述玻璃基板的第二表面形成第二天线材料层；
对所述第二天线材料层进行刻蚀以得到包括多个间隔排布的第二天线的所述第二天线层，所述第二天线与所述第一电连接结构一一对应电连接。
可选地，将所述芯片倒装键合于所述重新布线层远离所述塑封层的表面之后还包括于所述芯片与所述重新布线层之间形成底部填充层的步骤。
可选地，将若干个所述芯片倒装键合于所述重新布线层远离所述塑封层的表面，各所述芯片两侧均形成有所述焊球凸块；于所述重新布线层远离所述塑封层的表面形成所述焊球凸块之后还包括将所得结构进行切片处理的步骤，以得到若干个包括单个芯片及若干个所述焊球凸块的半导体封装结构。
如上所述，本发明的半导体封装结构及其制备方法具有如下有益效果：本发明的半导体封装结构通过将第一天线层及第二天线层分别设置于玻璃基板相对的第一表面及第二表面，可以显著缩小半导体封装结构的尺寸及体积，提高器件集成度；玻璃基板直接作为第一天线层及第二天线层的承载基板，不需要额外的载体进行封装转移，亦无需载体剥离工艺，显著简化了制备工艺，节约了制备成本。
附图说明
图1显示为本发明实施例一中提供的半导体封装结构的制备方法的流程图。
图2至图9显示为本发明实施例一中提供的半导体封装结构的制备方法中各步骤所得结构的截面结构示意图；其中，图9亦为本发明实施例二中提供的半导体封装结构的截面结构示意图。
元件标号说明
10 玻璃基板
11 第一天线层
111 第一天线
12 第二天线层
121 第二天线
13 第一电连接结构
14 第二电连接结构
15 塑封层
16 重新布线层
161 布线介电层
162 金属叠层结构
17 芯片
18 焊球凸块
19 底部填充层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
请参阅图1，本发明提供一种半导体封装结构的制备方法，所述半导体封装结构的制备方法包括如下步骤：
1)提供玻璃基板，所述玻璃基板包括第一表面及与所述第一表面相对的第二表面；
2)于所述玻璃基板内形成第一电连接结构，并于所述玻璃基板的第一表面形成第一天线层，且于所述玻璃基板的第二表面形成第二天线层；所述第一电连接结构自所述玻璃基板的第一表面延伸至所述玻璃基板的第二表面；所述第一天线层与所述第二天线层与所述第一电连接结构电连接；
3)于所述第二天线层远离所述玻璃基板的表面形成第二电连接结构；
4)于所述玻璃基板的第二表面形成塑封层，所述塑封层将所述第二天线层及所述第二电连接结构塑封；
5)于所述塑封层远离所述玻璃基板的表面形成重新布线层，所述重新布线层与所述第二电连接结构电连接；
6)提供芯片，将所述芯片倒装键合于所述重新布线层远离所述塑封层的表面，且与所述重新布线层电连接；
7)于所述重新布线层远离所述塑封层的表面形成焊球凸块，所述焊球凸块与所述重新布线层电连接。
在步骤1)中，请参阅图1中的S1步骤及图2，提供玻璃基板10，所述玻璃基板10包括第一表面(譬如，图2中的所述玻璃基板10的下表面)及与所述第一表面相对的第二表面(譬如，图2中的所述玻璃基板10的上表面)。
作为示例，所述玻璃基板10可以为现有的任意一种玻璃做成的基板，优选地，所述玻璃基板10可以包括硅酸盐等无机玻璃基板或有机玻璃基板等等。
作为示例，所述玻璃基板10的厚度可以根据实际需要进行设定，此处不做限定。
在步骤2)中，请参阅图1中的S2步骤及图3，于所述玻璃基板10内形成第一电连接结构13，并于所述玻璃基板10的第一表面形成第一天线层11，且于所述玻璃基板10的第二表面形成第二天线层12；所述第一电连接结构13自所述玻璃基板10的第一表面延伸至所述玻璃基板10的第二表面；所述第一天线层11与所述第二天线层12与所述第一电连接结构13电连接。
作为示例，步骤2)可以包括如下步骤：
2-1)于所述玻璃基板10内形成通孔(未示出)，所述通孔自所述玻璃基板10的第一表面延伸至所述玻璃基板10的第二表面；于所述通孔内形成第一电连接结构13；所述通孔及所述第一电连接结构13的数量可以根据实际需要进行设定，优选地，本实施例中，所述通孔及所述第一电连接结构13的数量与后续形成的所述第一天线111的数量及所述第二天线121的数量相同，图3中仅以所述第一天线层11内包括四个所述第一天线111作为示例；
2-2)于所述玻璃基板10的第一表面形成第一天线材料层(未标示出)；具体的，可以采用溅射工艺、电镀工艺、物理气相沉积工艺或化学气相沉积工艺等形成所述第一天线材料层；
2-3)对所述第一天线材料层进行刻蚀以得到包括多个间隔排布的第一天线111的所述第一天线层11；具体的，可以采用光刻刻蚀工艺对所述第一天线材料层进行刻蚀以得到所述第一天线层11；所述第一天线层11中所述第一天线111的数量可以根据实际需要进行设定，此处不做限定，图3中仅以所述第一天线层11内包括四个所述第一天线111作为示例；所述第一天线111的形状可以为块状、螺旋状或环状等等；所述第一天线111与所述第一电连接结构13一一对应电连接；
2-4)于所述玻璃基板10的第二表面形成第二天线材料层(未标示出)；具体的，可以采用溅射工艺、电镀工艺、物理气相沉积工艺或化学气相沉积工艺等形成所述第二天线材料层；
2-5)对所述第二天线材料层进行刻蚀以得到包括多个间隔排布的第二天线121的所述第二天线层12；具体的，可以采用光刻刻蚀工艺对所述第二天线材料层进行刻蚀以得到所述第二天线层12；所述第二天线层12中所述第二天线121的数量可以根据实际需要进行设定，此处不做限定，图3中仅以所述第二天线层12内包括四个所述第二天线121作为示例；所述第二天线121的形状可以为块状、螺旋状或环状等等；所述第二天线121与所述第一电连接结构13一一对应电连接。
在其他示例中，也可以首先形成所述第一天线层11，然后再于所述玻璃基板10内形成所述第一连接结构13；最后再形成所述第二天线层12。
在其他示例中，形成所述第一天线层11及所述第二天线层12的方法也可以为：首先，同时在所述玻璃基板10的第一表面及第二表面分别形成所述第一天线材料层及所述第二天线材料层，然后再分别对所述第一天线材料层及所述第二天线材料层进行刻蚀以得到所述第一天线层11及所述第二天线层12。
作为示例，所述第一天线111的材料可以包括但不仅限于铜、铝、银、镍、金及钛中的至少一种；所述第二天线121的材料可以包括但不仅限于铜、铝、银、镍、金及钛中的至少一种。
作为示例，所述第一天线层11内所述第一天线111的数量与所述第二天线层12内所述第二天线121的数量相同，且所述第一天线111与所述第二天线121一一上下对应设置。
作为示例，所述第一天线111及所述第二天线121均可以包括但不仅限于振子天线。
作为示例，所述第一电连接结构13可以包括金属焊线或金属导电柱。
在步骤3)中，请参阅图1中的S3步骤及图4，于所述第二天线层12远离所述玻璃基板10的表面形成第二电连接结构14。
作为示例，可以采用打线工艺或柱键合工艺于所述第二天线层12远离所述玻璃基板10的表面形成所述第二电连接结构14；所述第二电连接结构14可以包括金属焊线或金属导电柱。
作为示例，所述第二电连接结构14的数量可以根据实际需要进行设定，优选地，本实施例中，所述第二电连接结构14的数量与所述第二天线层12中所述第二天线121的数量相同，且所述第二电连接结构14与所述第二天线121一一对应设置，即一个所述第二天线121远离所述玻璃基板10的表面设置一个所述第二电连接结构14，以确保所述第二电连接结构14与所述第二天线121一一对应电连接。
在步骤4)中，请参阅图1中的S4步骤及图5至图6，于所述玻璃基板10的第二表面形成塑封层15，所述塑封层15将所述第二天线层12及所述第二电连接结构14塑封。
作为示例，作为示例，可以采用但不仅限于模塑底部填充工艺、压印模塑工艺、传递模塑工艺、液体密封塑封工艺、真空层压工艺或旋涂工艺等于所述玻璃基板10的第二表面形成所述塑封层15；优选地，本实施例中，采用模塑底部填充工艺于所述玻璃基板10的第二表面形成所述塑封层15。采用模塑底部填充工艺形成所述塑封层15，所述塑封层15可以顺畅而迅速地填满所述第二天线121之间的间隙即所述第二电连接结构14之间的间隙，可以有效避免出现界面分层；且模塑底部填充工艺不会像现有技术中的毛细底部填充工艺那样受到限制，大大降低了工艺难度，可以用于更小的连接间隙，更适用于堆叠结构。
作为示例，所述塑封层15的材料可以包括但不仅限于聚合物基材料、树脂基材料、聚酰亚胺、硅胶或环氧树脂等等。
作为示例，初始形成的所述塑封层15远离所述玻璃基板10的表面(即图5中所述塑封层15的上表面)可以高于所述第二电连接结构14远离所述玻璃基板10的表面(即图5中所述第二电连接结构14的顶部)，如图5所示，此时，在形成所述塑封层15之后，还需执行将所述塑封层15进行减薄的工艺，具体的，可以采用但不仅限于化学机械研磨工艺对所述塑封层15进行减薄，使得保留的所述塑封层15的上表面与所述第二电连接结构14的顶部相平齐，如图6所示。当然，在其他示例中，初始形成的所述塑封层15的上表面即与所述第二电连接结构14的顶部相平齐，如图6所示，此时，则可以节省对所述塑封层15进行减薄的工艺。
在步骤5)中，请参阅图1中的S5步骤及图7，于所述塑封层15远离所述玻璃基板10的表面形成重新布线层16，所述重新布线层16与所述第二电连接结构14电连接。
作为示例，所述重新布线层16可以包括布线介电层161及金属叠层结构162，所述布线介电层161位于所述塑封层15远离所述玻璃基板10的表面；所述金属叠层结构162位于所述布线介电层161内，所述金属叠层结构162包括多层间隔排布的金属线层(未表示出)及金属插塞(未标示出)，所述金属插塞位于相邻所述金属线层之间，以将相邻所述金属线层电连接。
作为示例，所述布线介电层161的材料可以包括低k介电材料。作为示例，所述布线介电层161可以采用环氧树脂、硅胶、PI(聚酰亚胺)、PBO(聚苯并恶唑)、BCB(苯并环丁烯)、氧化硅、磷硅玻璃及含氟玻璃中的一种材料，并可以采用诸如旋涂、CVD、等离子增强CVD等工艺形成所述布线介电层161。
作为示例，所述金属线层可以包括单层金属层，也可以包括两层或多层金属层。作为示例，所述金属线层的材料及所述金属插塞的材料可以包括铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
作为示例，所述金属线层与所述第二电连接结构14电连接。
在步骤6)中，请参阅图1中的S6步骤及图8，提供芯片17，将所述芯片17倒装键合于所述重新布线层16远离所述塑封层15的表面，且所述芯片17与所述重新布线层14电连接。
作为示例，所述芯片17可以为任意一种功能芯片，所述芯片17内可以形成有器件结构(未示出)，所述芯片17的正面可以形成有连接焊垫(未标示出)，所述连接焊垫与所述器件结构电连接。
作为示例，可以采用现有的任意一种键合工艺将所述芯片17倒装键合于所述重新布线层16远离所述重新布线层14的表面；所述芯片17的所述连接焊垫与所述重新布线层14中的所述金属线层电连接。
作为示例，步骤6)之后还包括于所述芯片17与所述重新布线层16之间形成底部填充层19的步骤；具体的，可以采用但不仅限于喷墨工艺、点胶工艺、压缩成型工艺、传递模塑成型工艺、液封成型工艺、真空层压工艺或旋涂工艺中的至少一种形成所述底部填充层19；所述底部填充层19的材料可以包括但不仅限于聚酰亚胺、硅胶及环氧树脂中的至少一种。所述底部填充层19可以增强所述芯片17与所述重新布线层16的结合强度，并保护所述重新布线层16。
在步骤7)中，请参阅图1中的S7步骤及图9，于所述重新布线层16远离所述塑封层15的表面形成焊球凸块18，所述焊球凸块18与所述重新布线层16电连接。
作为示例，所述焊球凸块18的材料可以包括铜及锡中的至少一种。
作为示例，所述焊球凸块18与所述金属线层电连接。
作为示例，步骤6)中将若干个所述芯片17倒装键合于所述重新布线层16远离所述塑封层15的表面，各所述芯片17两侧均形成有所述焊球凸块18；步骤7)之后还包括将步骤7)所得结构进行切片处理的步骤，以得到若干个包括单个芯片17及若干个所述焊球凸块18的半导体封装结构。
本发明的半导体封装结构的制备方法通过将所述第一天线层11及所述第二天线层12分别形成于所述玻璃基板10相对的第一表面及第二表面，可以显著缩小半导体封装结构的尺寸及体积，提高器件集成度；所述玻璃基板10直接作为所述第一天线层11及所述第二天线层12的承载基板，不需要额外的载体进行封装转移，亦无需载体剥离工艺，显著简化了制备工艺，节约了制备成本。
实施例二
请结合图2至图8参阅图9，本发明还提供一种半导体封装结构，所述半导体封装结构包括：玻璃基板10，所述玻璃基板10包括第一表面及与所述第一表面相对的第二表面；第一天线层11，所述第一天线层11位于所述玻璃基板10的第一表面；第二天线层12，所述第二天线层12位于所述玻璃基板10的第二表面；第一电连接结构13，所述第一电连接结构13自所述玻璃基板10的第一表面延伸至所述玻璃基板10的第二表面，且所述第一电连接结构13与所述第一天线11及所述第二天线12电连接；第二电连接结构14，所述第二电连接结构14位于所述第二天线层12远离所述玻璃基板10的表面；塑封层15，所述塑封层15位于所述玻璃基板10的第二表面，且所述塑封层15将所述第二天线层12及所述第二电连接结构14塑封；重新布线层16，所述重新布线层16位于所述塑封层15远离所述玻璃基板10的表面，所述重新布线层16与所述第二电连接结构14电连接；芯片17，所述芯片17倒装键合于所述重新布线层16远离所述塑封层15的表面，且所述芯片17与所述重新布线层16电连接；焊球凸块18，所述焊球凸块18位于所述重新布线层16远离所述塑封层15的表面，且所述焊球凸块18与所述重新布线层16电连接。
作为示例，所述玻璃基板10可以为现有的任意一种玻璃做成的基板，优选地，所述玻璃基板10可以包括硅酸盐等无机玻璃基板或有机玻璃基板等等。
作为示例，所述玻璃基板10的厚度可以根据实际需要进行设定，此处不做限定。
作为示例，所述第一天线层11可以包括多个间隔排布的第一天线111，所述第二天线层12可以包括多个间隔排布的第二天线121，所述第一电连接结构13的数量为多个；所述第一天线111、所述第二天线121及所述第一电连接结构13的数量相同；所述第一天线111与所述第二天线121一一上下对应设置，所述第一电连接结构13将所述第一天线111与所述第二天线121一一对应电连接。
作为示例，所述第一天线111的材料可以包括但不仅限于铜、铝、银、镍、金及钛中的至少一种；所述第二天线121的材料可以包括但不仅限于铜、铝、银、镍、金及钛中的至少一种。
作为示例，所述第一天线层11中所述第一天线111的数量可以根据实际需要进行设定，此处不做限定，图9中仅以所述第一天线层11内包括四个所述第一天线111作为示例；所述第一天线111的形状可以为块状、螺旋状或环状等等；所述第二天线层12中所述第二天线121的数量可以根据实际需要进行设定，此处不做限定，图9中仅以所述第二天线层12内包括四个所述第二天线121作为示例；所述第二天线121的形状可以为块状、螺旋状或环状等等。
作为示例，所述第一天线层11内所述第一天线111的数量与所述第二天线层12内所述第二天线121的数量相同，且所述第一天线111与所述第二天线121一一上下对应设置。
作为示例，所述第一天线111及所述第二天线121均可以包括但不仅限于振子天线。
为示例，所述第一电连接结构13可以包括金属焊线或金属导电柱。
作为示例，所述第二电连接结构14可以包括金属焊线或金属导电柱。
作为示例，所述第二电连接结构14的数量可以根据实际需要进行设定，优选地，本实施例中，所述第二电连接结构14的数量与所述第二天线层12中所述第二天线121的数量相同，且所述第二电连接结构14与所述第二天线121一一对应设置，即一个所述第二天线121远离所述玻璃基板10的表面设置一个所述第二电连接结构14，以确保所述第二电连接结构14与所述第二天线121一一对应电连接。
作为示例，所述塑封层15的材料可以包括但不仅限于聚合物基材料、树脂基材料、聚酰亚胺、硅胶或环氧树脂等等。
作为示例，所述塑封层15远离所述玻璃基板10的表面与所述第二电连接结构14远离所述玻璃基板10的表面相平齐。
作为示例，所述重新布线层16可以包括布线介电层161及金属叠层结构162，所述布线介电层161位于所述塑封层15远离所述玻璃基板10的表面；所述金属叠层结构162位于所述布线介电层161内，所述金属叠层结构162包括多层间隔排布的金属线层(未表示出)及金属插塞(未标示出)，所述金属插塞位于相邻所述金属线层之间，以将相邻所述金属线层电连接。
作为示例，所述布线介电层161的材料可以包括低k介电材料。作为示例，所述布线介电层161可以采用环氧树脂、硅胶、PI(聚酰亚胺)、PBO(聚苯并恶唑)、BCB(苯并环丁烯)、氧化硅、磷硅玻璃及含氟玻璃中的一种材料，并可以采用诸如旋涂、CVD、等离子增强CVD等工艺形成所述布线介电层161。
作为示例，所述金属线层可以包括单层金属层，也可以包括两层或多层金属层。作为示例，所述金属线层的材料及所述金属插塞的材料可以包括铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
作为示例，所述金属线层与所述第二电连接结构14电连接。
作为示例，所述芯片17可以为任意一种功能芯片，所述芯片17内可以形成有器件结构(未示出)，所述芯片17的正面可以形成有连接焊垫(未标示出)，所述连接焊垫与所述器件结构电连接；所述芯片17的所述连接焊垫与所述重新布线层14中的所述金属线层电连接。
作为示例，所述半导体封装结构还包括底部填充层19，所述底部填充层19填充于所述芯片17与所述重新布线层16之间。具体的，可以采用但不仅限于喷墨工艺、点胶工艺、压缩成型工艺、传递模塑成型工艺、液封成型工艺、真空层压工艺或旋涂工艺中的至少一种形成所述底部填充层19；所述底部填充层19的材料可以包括但不仅限于聚酰亚胺、硅胶及环氧树脂中的至少一种。所述底部填充层19可以增强所述芯片17与所述重新布线层16的结合强度，并保护所述重新布线层16。
本发明的半导体封装结构通过将所述第一天线层11及所述第二天线层12分别形成于所述玻璃基板10相对的第一表面及第二表面，可以显著缩小半导体封装结构的尺寸及体积，提高器件集成度；所述玻璃基板10直接作为所述第一天线层11及所述第二天线层12的承载基板，不需要额外的载体进行封装转移，亦无需载体剥离工艺，显著简化了制备工艺，节约了制备成本。
综上所述，本发明提供一种半导体封装结构及其制备方法，所述半导体封装结构包括玻璃基板，所述玻璃基板包括第一表面及与所述第一表面相对的第二表面；第一天线层，位于所述玻璃基板的第一表面；第二天线层，位于所述玻璃基板的第二表面；第一电连接结构，自所述玻璃基板的第一表面延伸至所述玻璃基板的第二表面，且与所述第一天线层及所述第二天线层电连接；第二电连接结构，位于所述第二天线层远离所述玻璃基板的表面；塑封层，位于所述玻璃基板的第二表面，且将所述第二天线层及所述第二电连接结构塑封；重新布线层，位于所述塑封层远离所述玻璃基板的表面，所述重新布线层与所述第二电连接结构电连接；芯片，倒装键合于所述重新布线层远离所述塑封层的表面，且与所述重新布线层电连接；焊球凸块，位于所述重新布线层远离所述塑封层的表面，且与所述重新布线层电连接。本发明的半导体封装结构通过将第一天线层及第二天线层分别设置于玻璃基板相对的第一表面及第二表面，可以显著缩小半导体封装结构的尺寸及体积，提高器件集成度；玻璃基板直接作为第一天线层及第二天线层的承载基板，不需要额外的载体进行封装转移，亦无需载体剥离工艺，显著简化了制备工艺，节约了制备成本。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种半导体封装结构，其特征在于，包括：
玻璃基板，所述玻璃基板包括第一表面及与所述第一表面相对的第二表面；
第一天线层，位于所述玻璃基板的第一表面；
第二天线层，位于所述玻璃基板的第二表面；
第一电连接结构，自所述玻璃基板的第一表面延伸至所述玻璃基板的第二表面，且与所述第一天线层及所述第二天线层电连接；
第二电连接结构，位于所述第二天线层远离所述玻璃基板的表面；
塑封层，位于所述玻璃基板的第二表面，且将所述第二天线层及所述第二电连接结构塑封；
重新布线层，位于所述塑封层远离所述玻璃基板的表面，所述重新布线层与所述第二电连接结构电连接；
芯片，倒装键合于所述重新布线层远离所述塑封层的表面，且与所述重新布线层电连接；
焊球凸块，位于所述重新布线层远离所述塑封层的表面，且与所述重新布线层电连接。
2.根据权利要求1所述的半导体封装结构，其特征在于：所述第一天线层包括多个间隔排布的第一天线，所述第二天线层包括多个间隔排布的第二天线，所述第一电连接结构的数量为多个；所述第一天线、所述第二天线及所述第一电连接结构的数量相同，所述第一天线与所述第二天线一一上下对应设置，所述第一电连接结构将所述第一天线与所述第二天线一一对应电连接。
3.根据权利要求1所述的半导体封装结构，其特征在于：所述第一电连接结构包括金属焊线或金属导电柱，所述第二电连接结构包括金属焊线或金属导电柱。
4.根据权利要求1所述的半导体封装结构，其特征在于：所述重新布线层包括：
布线介电层，位于所述塑封层远离所述玻璃基板的表面；
金属叠层结构，位于所述布线介电层内，所述金属叠层结构包括多层间隔排布的金属线层及金属插塞，所述金属插塞位于相邻所述金属线层之间，以将相邻所述金属线层电连接。
5.根据权利要求1至4中任一项所述的半导体封装结构，其特征在于：所述半导体封装结构还包括底部填充层，所述底部填充层填充于所述芯片与所述重新布线层之间。
6.一种半导体封装结构的制备方法，其特征在于，包括如下步骤：
提供玻璃基板，所述玻璃基板包括第一表面及与所述第一表面相对的第二表面；
于所述玻璃基板内形成第一电连接结构，并于所述玻璃基板的第一表面形成第一天线层，且于所述玻璃基板的第二表面形成第二天线层；所述第一电连接结构自所述玻璃基板的第一表面延伸至所述玻璃基板的第二表面；所述第一天线层与所述第二天线层与所述第一电连接结构电连接；
于所述第二天线层远离所述玻璃基板的表面形成第二电连接结构；
于所述玻璃基板的第二表面形成塑封层，所述塑封层将所述第二天线层及所述第二电连接结构塑封；
于所述塑封层远离所述玻璃基板的表面形成重新布线层，所述重新布线层与所述第二电连接结构电连接；
提供芯片，将所述芯片倒装键合于所述重新布线层远离所述塑封层的表面，且与所述重新布线层电连接；
于所述重新布线层远离所述塑封层的表面形成焊球凸块，所述焊球凸块与所述重新布线层电连接。
7.根据权利要求6所述的半导体封装结构的制备方法，其特征在于：于所述玻璃基板的第一表面形成第一天线层，并于所述玻璃基板的第二表面形成第二天线层包括如下步骤：
于所述玻璃基板的第一表面形成第一天线材料层；
对所述第一天线材料层进行刻蚀以得到包括多个间隔排布的第一天线的所述第一天线层，所述第一天线与所述第一电连接结构一一对应电连接；
于所述玻璃基板的第二表面形成第二天线材料层；
对所述第二天线材料层进行刻蚀以得到包括多个间隔排布的第二天线的所述第二天线层，所述第二天线与所述第一电连接结构一一对应电连接。
8.根据权利要求6所述的半导体封装结构的制备方法，其特征在于：将所述芯片倒装键合于所述重新布线层远离所述塑封层的表面之后还包括于所述芯片与所述重新布线层之间形成底部填充层的步骤。
9.根据权利要求6至8中任一项所述的半导体封装结构的制备方法，其特征在于：将若干个所述芯片倒装键合于所述重新布线层远离所述塑封层的表面，各所述芯片两侧均形成有所述焊球凸块；于所述重新布线层远离所述塑封层的表面形成所述焊球凸块之后还包括将所得结构进行切片处理的步骤，以得到若干个包括单个芯片及若干个所述焊球凸块的半导体封装结构。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110620106A (zh) * 2019-08-22 2019-12-27 上海先方半导体有限公司 一种晶圆级天线封装结构及制备方法
CN112701444A (zh) * 2019-10-22 2021-04-23 华为技术有限公司 天线、天线封装方法及终端
CN112993525A (zh) * 2021-02-03 2021-06-18 维沃移动通信有限公司 显示装置及电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018004684A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Semiconductor packages with antennas
CN107706521A (zh) * 2017-10-25 2018-02-16 中芯长电半导体（江阴）有限公司 扇出型天线封装结构及其制备方法
CN108511400A (zh) * 2018-03-16 2018-09-07 中芯长电半导体（江阴）有限公司 天线的封装结构及封装方法
US20180342788A1 (en) * 2017-05-26 2018-11-29 Qualcomm Incorporated Glass-based antenna array package
CN209691748U (zh) * 2019-06-03 2019-11-26 中芯长电半导体（江阴）有限公司 半导体封装结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018004684A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Semiconductor packages with antennas
US20180342788A1 (en) * 2017-05-26 2018-11-29 Qualcomm Incorporated Glass-based antenna array package
CN107706521A (zh) * 2017-10-25 2018-02-16 中芯长电半导体（江阴）有限公司 扇出型天线封装结构及其制备方法
CN108511400A (zh) * 2018-03-16 2018-09-07 中芯长电半导体（江阴）有限公司 天线的封装结构及封装方法
CN209691748U (zh) * 2019-06-03 2019-11-26 中芯长电半导体（江阴）有限公司 半导体封装结构

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110620106A (zh) * 2019-08-22 2019-12-27 上海先方半导体有限公司 一种晶圆级天线封装结构及制备方法
CN110620106B (zh) * 2019-08-22 2021-04-13 上海先方半导体有限公司 一种晶圆级天线封装结构及制备方法
CN112701444A (zh) * 2019-10-22 2021-04-23 华为技术有限公司 天线、天线封装方法及终端
WO2021078038A1 (zh) * 2019-10-22 2021-04-29 华为技术有限公司 天线、天线封装方法及终端
CN112701444B (zh) * 2019-10-22 2022-06-28 华为技术有限公司 天线、天线封装方法及终端
CN112993525A (zh) * 2021-02-03 2021-06-18 维沃移动通信有限公司 显示装置及电子设备
CN112993525B (zh) * 2021-02-03 2024-03-19 维沃移动通信有限公司 显示装置及电子设备

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