CN110113132B - 一种编译码方法和终端 - Google Patents

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Abstract

本申请实施例提供一种极化编码方法和装置，其方法为：发送端获取N个子信道的可靠度序列，根据极化码速率匹配方式获取打孔比特或截短比特对应的子信道，其中所述可靠度序列中的数值为所述N个子信道的序号；基于所述可靠度序列确定除所述打孔比特对应的子信道或所述截短比特对应的子信道以外信息比特和校验冻结比特对应的子信道，所述信息比特中包括循环冗余校验比特，所述校验冻结比特的数目为非负整数；其中所述信息比特和所述校验冻结比特对应的子信道的可靠度高于所述冻结比特对应的子信道的可靠度；根据所述信息比特、所述校验冻结比特以及所述冻结比特对应的子信道对所述信息比特进行奇偶校验编码和极化编码，得到并发送编码信息。

Description

一种编译码方法和终端
技术领域
本申请涉及通信领域，尤其涉及一种编译码方法和终端。
背景技术
在第三代合作伙伴计划(3rd Generation Partnership Project，3GPP)无线接入网1(Radio Access Network1，RAN1)#87次会议上确定增强型移动互联网(EnhancedMobile Broad Band，eMBB)的上行和下行控制信息都采用极化码(Polar)编码方案。为提高Polar译码性能，可以在Polar外级联具有校验能力的外码。目前，级联的外码分为循环冗余校验(Cyclic Redundancy Check，CRC)码和奇偶校验(Parity-Check，PC)码，将CRC码作为外码的方案称为CRC辅助Polar(CA(CRC-Aided)-Polar)，将PC码作为外码的方案称为PC-Polar。
CA-Polar的方案是，在编码侧确定冻结(Frozen)比特的子信道和信息比特的子信道，并确定Frozen比特的子信道和信息比特的子信道上需要传递的比特，然后对所有比特进行Polar编码。其中Frozen比特的子信道传递的比特可以为0比特或约定比特，信息比特的子信道上传递的比特可以包括信息比特和CRC比特。在译码侧，对译码器的多条路径的译码结果进行CRC，将通过CRC的路径作为译码输出结果。PC-Polar的方案是，在编码侧确定Frozen比特的子信道、PC-Frozen比特的子信道以及信息比特的子信道，并确定Frozen比特的子信道、PC-Frozen比特的子信道以及信息比特的子信道上需要传递的比特，然后对所有比特进行Polar编码。其中Frozen比特的子信道传递的比特可以为0比特或约定比特，PC-Frozen比特的子信道传递的比特为PC-Frozen比特，信息比特的子信道上传递的比特为信息比特。在译码侧，PC比特分布在信息比特之中，译码中间阶段可以利用PC比特提供早停，即任一路径中，在译码进程执行时若出现译码错误，则将该路径的译码过程中断并删除该路径，从而确定出译码器的多条路径中通过PC译码的路径。目前还提出了一种简化的PC-Polar方案，称为简化PC(Simplified PC-Polar，Sim-PC)，Sim-PC的方案利用信道极化的准周期特性，每个周期作为一个分段，通过在各个分段中预先选择PC-Frozen的比特以达到简化PC-Polar的构造复杂度。
但是，由于CA-Polar中，CRC比特级联在信息比特的末端，因此校验的执行发生在信息比特译码之后，从而CA-Polar在译码时不具有早停判断的能力。而且，CRC比特总是占据可靠度最高的子信道，没有给编码优化留出充分的空间，使得编码侧性能低。PC-Polar的构造方法相对复杂，且默认输出第一条路径的译码结果，但是第一条路径的译码结果可能会出现错误，使得译码侧性能低。Sim-PC与PC-Polar的性能相近似，如图1所示，为Sim-PC与PC-Polar(图1中简称为PC)在信息比特大小为120时的误块率(Block Error Rate，BLER)性能对比，图1中同时包含了编码后长度为720(120/720)、240(120/240)及360(120/360)的情况，在某一信噪比下，误块率越低，表示该方法在信噪比下传输可靠度越高。对于某一方法的误块率曲线随信噪比的升高，下降得越快(斜率越高)，说明该方法能随信噪比的升高，更快得达到更高的传输可靠度。可见，Sim-PC在译码端的高信噪比区间性能上会有轻微的损失。
发明内容
本申请实施例提供一种编译码方法和终端，能够提高极化码的译码性能。
第一方面，本申请实施例提供一种编码方法，包括：发送端对待编码信息进行循环冗余校验，得到第一编码信息；发送端对第一编码信息进行奇偶校验编码，得到第二编码信息；发送端对第二编码信息进行极化编码，得到第三编码信息并输出给接收端。这样一来，在编码侧，发送端进行极化编码之前既进行循环冗余校验，又进行奇偶校验编码，以便于在译码侧，接收端将通过奇偶校验编码和循环冗余校验的译码结果输出。相比现有技术，在编码侧仅进行循环冗余校验或仅进行奇偶校验编码，在译码侧，将仅通过奇偶校验编码或循环冗余校验的译码结果输出，本申请实施例进行了两重编码和两重校验，即通过CRC辅助PC-Polar编码，仅在PC-Polar编码前进行一次CRC编码，能够提高译码的错误检测能力，提高极化码的译码性能。
在一种可能的设计中，发送端对待编码信息进行循环冗余校验，得到第一编码信息包括：发送端对待编码信息的信息比特添加循环冗余校验比特，得到第一编码信息，循环冗余校验比特包括第一循环冗余校验比特和第二循环冗余校验比特，第一循环冗余校验比特是根据信息比特获得的，第二循环冗余校验比特是根据信息比特以及第一循环冗余校验比特获取的，第一循环冗余校验比特用于校验信息比特，第二循环冗余校验比特用于辅助译码。这样一来，第一循环冗余校验比特可以用于校验信息比特是否存在错误，第二循环冗余校验比特可以用于辅助译码，以保证输出的译码值的漏检概率足够低。
在一种可能的设计中，发送端对第一编码信息进行奇偶校验编码，得到第二编码信息包括：发送端根据各个子信道的可靠度将第一编码信息的信息比特、校验冻结比特以及冻结比特分配至各个子信道中，得到第二编码信息，第二编码信息中信息比特和校验冻结比特分配在可靠度高的子信道中，冻结比特分配在可靠度低的子信道中。这样一来，信息比特和校验冻结比特分配在可靠度高的子信道中，冻结比特分配在可靠度低的子信道中，保证了比较重要的信息比特和校验冻结比特的传输性能高于冻结比特的传输性能。另外，如图1a所示，为本申请中在编码侧即发送端进行循环冗余校验后再进行奇偶校验编码，在译码侧接收端输出的译码值的BLER性能，与现有技术在编码侧仅进行奇偶校验编码，在译码侧输出的译码值的BLER性能的对比示意图，图1a中包括本申请(PC-CA)和现有技术(PC)在待编码信息的信息比特数量为120时，编码后的比特数量分别为240、360和720的译码值的BLER性能。由于误块率说明了编码方法的传输可靠度，由图1a可见，本申请的编译码方法相较现有技术的编译码方法在相同信噪比值下，误块率更低，且随着信噪比的升高误块率下降的更快，因此拥有更优的编码性能。
在一种可能的设计中，发送端对第一编码信息进行奇偶校验编码，得到第二编码信息包括：发送端根据子信道极化的准周期特性将第一编码信息的信息比特、校验冻结比特以及冻结比特分配至各个子信道中，得到第二编码信息。这样一来，发送端可以根据子信道极化的准周期特性将第一编码信息的信息比特、校验冻结比特以及冻结比特分配至各个子信道中，从而得到第二编码信息。另外，如图1b所示，为本申请中在编码侧发送端进行循环冗余校验后再根据信道极化的准周期特性进行奇偶校验编码，在译码侧接收端输出的译码值的BLER性能，与现有技术在编码侧仅进行奇偶校验编码，在译码侧输出的译码值的BLER性能的对比示意图，图1b中包括本申请和现有技术在待编码信息的信息比特数量为120时，编码后的比特数量分别为240、360和720的译码值的BLER性能。由于误块率说明了编码方法的传输可靠度，由图1b可见，本申请的编译码(Sim-PC CA)方法相较现有技术(Sim-PC)的编译码方法在相同信噪比值下，误块率大幅度降低，且随制信噪比的升高误块率下降的更为迅速，因此拥有大幅度的编码性能提升。
在一种可能的设计中，发送端根据子信道极化的准周期特性将第一编码信息的信息比特、校验冻结比特以及冻结比特分配至各个子信道中包括：发送端获取各个子信道的可靠度序列，并通过极化码速率匹配方式获取打孔比特或截短比特对应的子信道；发送端对各个子信道按照子信道极化的准周期获取子信道分段点集合，以对各个子信道进行分段；发送端确定每个分段中除打孔比特对应的子信道或截短比特对应的子信道以外信息比特和校验冻结比特对应的子信道对应的序号集合；发送端将各个子信道中信息比特、校验冻结比特以及打孔比特对应的子信道以外的子信道确定为冻结比特的子信道；或发送端将各个子信道中信息比特、校验冻结比特以及截短比特对应的子信道以外的子信道确定为冻结比特的子信道。这样一来，发送端可以根据子信道极化的准周期特性将第一编码信息的信息比特、校验冻结比特以及冻结比特分配至各个子信道中，从而得到第二编码信息。
在一种可能的设计中，若可靠度序列的最小值为0，最大值为N-1，则N＝16，分段点集合为[7 11]；或者N＝32，分段点集合为[15 23 27]；或者N＝64，分段点集合为[31 47 5559]；或者N＝128，分段点集合为[63 95 111 119 123]；或者N＝256，分段点集合为[127191 223 239 247 251]；或者N＝512，分段点集合为[255 383 447 479 495 503 507]；或者N＝1024，分段点集合为[511 767 895 959 991 1007 1015 1019]；或者N＝2048，分段点集合为[1023 1535 1791 1919 1983 2015 2031 2039 2043]；或者N＝4096，分段点集合为[2047 3071 3583 3839 3967 4031 4065 4079 4087 4091]。其中，发送端可以根据移位寄存器获取不同N值对应的分段点集合中的分段点，当N值越大时，分段点集合中的分段点越多。
在一种可能的设计中，每个分段的序号集合中前Pfg个序号对应的子信道、后Pfg个序号对应的子信道或中间Pfg个序号对应的子信道为校验冻结比特对应的子信道,g为分段序号，Pfg为非负整数，g为大于或等于1的正整数。这样一来，发送端可以将每个分段中信息比特和校验冻结比特共同对应的子信道的前Pfg个序号对应的子信道、后Pfg个序号对应的子信道或中间Pfg个序号对应的子信道确定为校验冻结比特对应的子信道。
第二方面，本申请实施例提供一种发送装置，包括：校验单元，用于对待编码信息进行循环冗余校验，得到第一编码信息；编码单元，用于对第一编码信息进行奇偶校验编码，得到第二编码信息；编码单元还用于对第二编码信息进行极化编码，得到第三编码信息并输出给接收端。
在一种可能的设计中，校验单元用于：对待编码信息的信息比特添加循环冗余校验比特，得到第一编码信息，循环冗余校验比特包括第一循环冗余校验比特和第二循环冗余校验比特，第一循环冗余校验比特是根据信息比特获得的，第二循环冗余校验比特是根据信息比特以及第一循环冗余校验比特获取的，第一循环冗余校验比特用于校验信息比特，第二循环冗余校验比特用于辅助译码。
在一种可能的设计中，编码单元用于：根据各个子信道的可靠度将第一编码信息的信息比特、校验冻结比特以及冻结比特分配至各个子信道中，得到第二编码信息，第二编码信息中信息比特和校验冻结比特分配在可靠度高的子信道中，冻结比特分配在可靠度低的子信道中。
在一种可能的设计中，编码单元用于：根据子信道极化的准周期特性将第一编码信息的信息比特、校验冻结比特以及冻结比特分配至各个子信道中，得到第二编码信息。
在一种可能的设计中，编码单元包括：获取子单元，用于获取各个子信道的可靠度序列，并通过极化码速率匹配方式获取打孔比特或截短比特对应的子信道；分段子单元，用于对各个子信道按照子信道极化的准周期获取子信道分段点集合，以对各个子信道进行分段；确定子单元，用于确定每个分段中除打孔比特对应的子信道或截短比特对应的子信道以外信息比特和校验冻结比特对应的子信道对应的序号集合；确定子单元还用于，将各个子信道中信息比特、校验冻结比特以及打孔比特对应的子信道以外的子信道确定为冻结比特的子信道；或将各个子信道中信息比特、校验冻结比特以及截短比特对应的子信道以外的子信道确定为冻结比特的子信道。
在一种可能的设计中，若可靠度序列的最小值为0，最大值为N-1，则N＝16，分段点集合为[7 11]；或者N＝32，分段点集合为[15 23 27]；或者N＝64，分段点集合为[31 47 5559]；或者N＝128，分段点集合为[63 95 111 119 123]；或者N＝256，分段点集合为[127191 223 239 247 251]；或者N＝512，分段点集合为[255 383 447 479 495 503 507]；或者N＝1024，分段点集合为[511 767 895 959 991 1007 1015 1019]；或者N＝2048，分段点集合为[1023 1535 1791 1919 1983 2015 2031 2039 2043]；或者N＝4096，分段点集合为[2047 3071 3583 3839 3967 4031 4065 4079 4087 4091]。
在一种可能的设计中，每个分段的序号集合中前Pfg个序号对应的子信道、后Pfg个序号对应的子信道或中间Pfg个序号对应的子信道为校验冻结比特对应的子信道,g为分段序号，Pfg为非负整数，g为大于或等于1的正整数。
第三方面，本申请实施例提供一种发送装置，包括：处理器，用于对待编码信息进行循环冗余校验，得到第一编码信息；处理器，还用于对第一编码信息进行奇偶校验编码，得到第二编码信息；处理器还用于对第二编码信息进行极化编码，得到第三编码信息并输出给接收端。
在一种可能的设计中，处理器用于：对待编码信息的信息比特添加循环冗余校验比特，得到第一编码信息，循环冗余校验比特包括第一循环冗余校验比特和第二循环冗余校验比特，第一循环冗余校验比特是根据信息比特获得的，第二循环冗余校验比特是根据信息比特以及第一循环冗余校验比特获取的，第一循环冗余校验比特用于校验信息比特，第二循环冗余校验比特用于辅助译码。
在一种可能的设计中，处理器用于：根据各个子信道的可靠度将第一编码信息的信息比特、校验冻结比特以及冻结比特分配至各个子信道中，得到第二编码信息，第二编码信息中信息比特和校验冻结比特分配在可靠度高的子信道中，冻结比特分配在可靠度低的子信道中。
在一种可能的设计中，处理器用于：根据子信道极化的准周期特性将第一编码信息的信息比特、校验冻结比特以及冻结比特分配至各个子信道中，得到第二编码信息。
在一种可能的设计中，处理器还用于获取各个子信道的可靠度序列，并通过极化码速率匹配方式获取打孔比特或截短比特对应的子信道；对各个子信道按照子信道极化的准周期获取子信道分段点集合，以对各个子信道进行分段；确定每个分段中除打孔比特对应的子信道或截短比特对应的子信道以外信息比特和校验冻结比特对应的子信道对应的序号集合；将各个子信道中信息比特、校验冻结比特以及打孔比特对应的子信道以外的子信道确定为冻结比特的子信道；或将各个子信道中信息比特、校验冻结比特以及截短比特对应的子信道以外的子信道确定为冻结比特的子信道。
在一种可能的设计中，若可靠度序列的最小值为0，最大值为N-1，则N＝16，分段点集合为[7 11]；或者N＝32，分段点集合为[15 23 27]；或者N＝64，分段点集合为[31 47 5559]；或者N＝128，分段点集合为[63 95 111 119 123]；或者N＝256，分段点集合为[127191 223 239 247 251]；或者N＝512，分段点集合为[255 383 447 479 495 503 507]；或者N＝1024，分段点集合为[511 767 895 959 991 1007 1015 1019]；或者N＝2048，分段点集合为[1023 1535 1791 1919 1983 2015 2031 2039 2043]；或者N＝4096，分段点集合为[2047 3071 3583 3839 3967 4031 4065 4079 4087 4091]。
在一种可能的设计中，每个分段的序号集合中前Pfg个序号对应的子信道、后Pfg个序号对应的子信道或中间Pfg个序号对应的子信道为校验冻结比特对应的子信道,g为分段序号，Pfg为非负整数，g为大于或等于1的正整数。
第四方面，本发明实施例提供了一种装置，该装置以芯片的产品形态存在，该装置的结构中包括处理器和存储器，该存储器用于与处理器耦合，保存该装置必要的程序指令和数据，该处理器用于执行存储器中存储的程序指令，使得该装置执行上述方法中发送装置的功能。
第五方面，本发明实施例提供了一种发送装置，该发送装置可以实现上述方法实施例中发送装置所执行的功能，所述功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括一个或多个上述功能相应的模块。
在一种可能的设计中，该发送装置的结构中包括处理器和通信接口，该处理器被配置为支持该发送装置执行上述方法中相应的功能。该通信接口用于支持该发送装置与其他网元之间的通信。该发送装置还可以包括存储器，该存储器用于与处理器耦合，其保存该发送装置必要的程序指令和数据。
第六方面，本发明实施例提供一种计算机可读存储介质，包括指令，当其在计算机上运行时，使得计算机执行第一方面提供的任意一种方法。
第七方面，本发明实施例提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行第一方面提供的任意一种方法。
第八方面，本申请实施例提供一种译码方法，包括：接收端通过奇偶校验连续抵消列表(PC-successive cancelation list，PC-SCL)译码器获取待译码信息译码后各个路径的译码值；接收端对各个路径进行循环冗余校验，获取通过循环冗余校验的路径的信息比特。这样一来，接收端可以将PC-SCL的各个路径的译码值中通过循环冗余校验的路径的信息比特输出，相比现有技术将PC-SCL的第一条路径的译码值输出，而第一条路径的译码值可能存在错误，本申请实施例提供的PC-SCL译码和和CRC校验能够进一步降低译码值出错的概率，从而提高极化码的译码性能。
在一种可能的设计中，对于各个路径中的每个路径，该路径的译码值包括待译码信息的信息比特和循环冗余校验比特，循环冗余校验比特包括第一循环冗余校验比特和第二循环冗余校验比特，第一循环冗余校验比特是根据信息比特获得的，第二循环冗余校验比特是根据信息比特以及第一循环冗余校验比特获取的，第一循环冗余校验比特用于校验信息比特，第二循环冗余校验比特用于辅助译码。这样一来，第一循环冗余校验比特可以用于校验信息比特是否存在错误，第二循环冗余校验比特可以用于辅助译码，以保证输出的译码值的漏检概率足够低。
在一种可能的设计中，接收端对各个路径进行循环冗余校验，获取通过循环冗余校验的路径的信息比特包括：接收端通过第二循环冗余校验比特辅助PC-SCL译码器选取任一路径，通过任一路径中的第一循环冗余校验比特校验任一路径的信息比特，将校验任一路径的信息比特正确时的信息比特确定为通过循环冗余校验的路径的信息比特。这样一来，接收端可以根据第一循环冗余校验比特和第一循环冗余校验比特确定输出哪条PC-SCL译码器的路径的译码值，相比现有技术将PC-SCL的第一条路径的译码值输出，而第一条路径的译码值可能存在错误，本申请实施例提供的编译码方法能够降低译码值出错的概率，从而提高极化码的译码性能。
第九方面，本申请实施例提供一种接收装置，其特征在于，包括：获取单元，用于通过PC-SCL译码器获取待译码信息译码后各个路径的译码值；校验单元，用于对各个路径进行循环冗余校验，获取通过循环冗余校验的路径的信息比特。
在一种可能的设计中，对于各个路径中的每个路径，该路径的译码值包括待译码信息的信息比特和循环冗余校验比特，循环冗余校验比特包括第一循环冗余校验比特和第二循环冗余校验比特，第一循环冗余校验比特是根据信息比特获得的，第二循环冗余校验比特是根据信息比特以及第一循环冗余校验比特获取的，第一循环冗余校验比特用于校验信息比特，第二循环冗余校验比特用于辅助译码。
在一种可能的设计中，校验单元用于通过第二循环冗余校验比特辅助PC-SCL译码器选取任一路径，通过任一路径中的第一循环冗余校验比特校验任一路径的信息比特，将校验任一路径的信息比特正确时的信息比特确定为通过循环冗余校验的路径的信息比特。
第十方面，本申请实施例提供一种接收装置，其特征在于，包括：处理器，用于通过PC-SCL译码器获取待译码信息译码后各个路径的译码值；处理器，还用于对各个路径进行循环冗余校验，获取通过循环冗余校验的路径的信息比特。
在一种可能的设计中，对于各个路径中的每个路径，该路径的译码值包括待译码信息的信息比特和循环冗余校验比特，循环冗余校验比特包括第一循环冗余校验比特和第二循环冗余校验比特，第一循环冗余校验比特是根据信息比特获得的，第二循环冗余校验比特是根据信息比特以及第一循环冗余校验比特获取的，第一循环冗余校验比特用于校验信息比特，第二循环冗余校验比特用于辅助译码。
在一种可能的设计中，处理器用于通过第二循环冗余校验比特辅助PC-SCL译码器选取任一路径，通过任一路径中的第一循环冗余校验比特校验任一路径的信息比特，将校验任一路径的信息比特正确时的信息比特确定为通过循环冗余校验的路径的信息比特。
第十一方面，本发明实施例提供了一种装置，该装置以芯片的产品形态存在，该装置的结构中包括处理器和存储器，该存储器用于与处理器耦合，保存该装置必要的程序指令和数据，该处理器用于执行存储器中存储的程序指令，使得该装置执行上述方法中接收装置的功能。
第十二方面，本发明实施例提供了一种接收装置，该接收装置可以实现上述方法实施例中接收装置所执行的功能，所述功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括一个或多个上述功能相应的模块。
在一种可能的设计中，该接收装置的结构中包括处理器和通信接口，该处理器被配置为支持该接收装置执行上述方法中相应的功能。该通信接口用于支持该接收装置与其他网元之间的通信。该接收装置还可以包括存储器，该存储器用于与处理器耦合，其保存该接收装置必要的程序指令和数据。
第十三方面，本发明实施例提供一种计算机可读存储介质，包括指令，当其在计算机上运行时，使得计算机执行第八方面提供的任意一种方法。
第十四方面，本发明实施例提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行第八方面提供的任意一种方法。
这样一来，在编码侧，发送端进行极化编码之前既进行循环冗余校验，又进行奇偶校验编码，在译码侧，接收端将通过奇偶校验编码和循环冗余校验的译码结果输出。相比现有技术，在编码侧仅进行循环冗余校验或仅进行奇偶校验编码，在译码侧，将仅通过奇偶校验编码或循环冗余校验的译码结果输出，本申请实施例进行了两重编码和两重校验，即通过CRC辅助PC-Polar编码，仅在PC-Polar编码前进行一次CRC编码，且通过CRC辅助PC-Polar译码，仅在PC-SCL译码后增加CRC选择路径的操作，能够提高译码的错误检测能力，提高极化码的译码性能。
附图说明
图1为现有技术的一种Sim-PC与PC-Polar的性能示意图；
图1a为本申请实施例提供的一种PC与PC CA的输出译码值的性能示意图；
图1b为本申请实施例提供的一种Sim-PC与Sim-PC CA的输出译码值的性能示意图；
图2为本申请实施例提供的一种***架构示意图；
图3为本申请实施例提供的一种发送端的内部结构示意图；
图4为本申请实施例提供的一种接收端的内部结构示意图；
图5为本申请实施例提供的一种编译码方法的流程示意图；
图6为本申请实施例提供的一种各子信道的可靠度情况示意图；
图7为本申请实施例提供的一种子信道的分配示意图；
图8为本申请实施例提供的一种各子信道的可靠度示意图；
图9为本申请实施例提供的一种可靠度序列Q对应的各子信道的可靠度情况示意图；
图10为本申请实施例提供的一种移位寄存器的示意图；
图11为本申请实施例提供的一种各子信道的可靠度示意图；
图12为本申请实施例提供的一种发送装置的结构示意图；
图13为本申请实施例提供的一种发送装置的结构示意图；
图14为本申请实施例提供的一种接收装置的结构示意图；
图15为本申请实施例提供的一种接收装置的结构示意图。
具体实施方式
本申请实施例可以应用于对信息比特进行Polar编码和译码的场景，例如可以应用于对eMBB上行控制信息和下行控制信息进行Polar编码和译码的场景，也可应用于其他场景，例如应用于通信标准36.212的5.1.3的信道编码(Channel Coding)、上行控制信息、下行控制信息以及Sidelink信道的信道编码部分，本申请实施例不做限定。
本申请实施例的***可以包括发送端和接收端，如图2所示，为一种发送端和接收端的***架构示意图。其中，发送端为编码侧，可以用于编码和输出编码信息，编码信息在信道上传输至译码侧；接收端为译码侧，可以用于接收发送端发送的编码信息，并对该编码信息译码。发送端和接收端可以是终端、服务器、基站或其他可以编译码的设备，本申请不做限制。终端可以为个人计算机(Personal Computer，PC)、手机、平板电脑(pad)、智能学习机、智能游戏机、智能电视、智能眼镜或智能手表等。
图3为本发明的发送端的一种内部结构示意图，在本发明中，发送端可以包括处理模块301、通讯模块302、存储模块303。其中，处理模块301用于控制发送端的各部分硬件装置和应用程序软件等；通讯模块302用于可使用无线保真(Wireless Fidelity，wifi)等通讯方式接收其它设备发送的指令，也可以将发送端的数据发送给其它设备；存储模块303用于执行发送端的软件程序的存储、数据的存储和软件的运行等。
图4为本发明的接收端的一种内部结构示意图，在本发明中，接收端可以包括处理模块401、通讯模块402、存储模块403。其中，处理模块401用于控制接收端的各部分硬件装置和应用程序软件等；通讯模块402用于可使用wifi等通讯方式接收其它设备发送的指令，也可以将接收端的数据发送给其它设备；存储模块403用于执行接收端的软件程序的存储、数据的存储和软件的运行等。
本申请实施例提供一种编译码方法，其基本思想是：在编码侧，发送端对待编码信息进行循环冗余校验得到第一编码信息，再对第一编码信息进行奇偶校验编码，得到第二编码信息，而后对第二编码信息进行极化编码，得到第三编码信息并输出给接收端。在译码侧，接收端通过译码器获取各个路径上对第三编码信息的译码值，而后对各个路径的译码值进行循环冗余校验，获取通过循环冗余校验的路径的信息比特，即最终输出的译码结果。
本申请实施例提供一种编译码方法，如图5所示，包括:
501、发送端对待编码信息的信息比特添加循环冗余校验比特，得到第一编码信息，而后执行步骤502或步骤503。
举例来说，假设待编码信息的信息比特长度为120位，循环冗余校验比特的长度为16位，则第一编码信息的信息比特的长度为136位，即第一编码信息的信息比特包括编码信息的信息比特和循环冗余校验比特。
其中，循环冗余校验比特可以包括第一循环冗余校验比特和第二循环冗余校验比特，第一循环冗余校验比特是根据信息比特获得的，第二循环冗余校验比特是根据信息比特以及第一循环冗余校验比特获取的，第一循环冗余校验比特用于校验信息比特，第二循环冗余校验比特用于辅助译码，第一循环冗余校验比特的长度(阶数)可以大于第二循环冗余校验比特。通常第一循环冗余校验比特和第二循环冗余校验比特的CRC多项式的具体形式以及比特长度不同，第一循环冗余校验比特和第二循环冗余校验比的校验能力不同，因此本申请实施例中的上述循环冗余校验比特包括第一循环冗余校验比特和第二循环冗余校验比特相较于传统的循环冗余校验比特仅包括一种校验比特，可以保证更低的虚警概率和/或漏检概率。
也就是说，发送端在编码侧编码时可以进行两重CRC编码，假设第一编码信息的信息比特为Info+CRC1+CRC2；Info为待编码信息的信息比特，CRC1为第一循环冗余校验比特，CRC1可以根据info计算得出；CRC2为第二循环冗余校验比特，可以根据Info+CRC1计算得出；且CRC1长度可以大于CRC2。接收端在译码侧可以通过PC-SCL译码器将每一条路径中的信息比特和循环冗余比特译出来。根据本段中上述举例，译码器可以译出每条路径的info+CRC1+CRC2，PC-SCL译码器通过每条路径的CRC2来校验Info+CRC1的正确性，从而挑选出其中一条路径并输出info+CRC1，而后接收端根据该条路径的CRC1检测该条路径中的info是否存在错误，并将对错信息反馈给物理层的上层。
当然，发送端在编码侧也可以不添加第二循环冗余校验比特，此时，接收端在译码侧通过SCL译码器将每一条路径中信息比特和第一循环冗余比特译出来后，可以直接将第一条路径的信息比特和第一循环冗余比特输出，并通过该第一循环冗余比特判断该信息比特是否有错误。
502、发送端根据各个子信道的可靠度将第一编码信息的信息比特、校验冻结比特以及冻结(Frozen)比特分配至各个子信道中，得到第二编码信息，而后执行步骤504。
其中，第二编码信息中信息比特和校验冻结比特可以分配在可靠度高的子信道中，冻结比特可以分配在可靠度低的子信道中。校验冻结比特可以为PC-Frozen比特。
举例来说，如图6所示，为一种子信道的可靠度由低到高的排布方式，平均来看，其中用于放置冻结比特的子信道集合的可靠度最低；剩余信道平均来看，用于放置第二编码信息的信息比特的子信道集合的可靠度最高，用于放置PC-Frozen比特的子信道的可靠度位于Frozen比特分配的子信道和信息比特分配的子信道的可靠度之间。需要说明的是，也可能有部分PC-Frozen比特放置在比信息比特放置的子信道可靠度高的子信道中，且放置冻结比特的子信道集合的可靠度总是最低的。
按照上述子信道的排布方式，发送端的第二编码信息的信息比特、PC-Frozen比特以及Frozen比特所分配的子信道可以如图7所示，为一种信息比特分配的子信道PC-Frozen比特分配的子信道以及Frozen比特分配的子信道的排布方式。发送端可以根据不同的信息比特以及校验方程(PC-function)获取不同的信息比特对应的PC-Frozen比特，且多个不同的信息比特集合可以对应一个PC-Frozen比特，因此，在接收端，可以根据不同的PC-Frozen比特和PC-function校验相应的信息比特是否正确。
503、发送端根据子信道极化的准周期特性将第一编码信息的信息比特、校验冻结比特以及冻结比特分配至各个子信道中，得到第二编码信息。
子信道极化的准周期特性具体表现为子信道的可靠度随子信道序号的变化呈现周期特性。举例来说，如图8所示，展示了256个子信道的可靠度，图中小方块代表每个子信道的可靠度。从不同的周期尺度来看，子信道的可靠度均存在从小到大的变化周期。例如，图中以32个子信道为周期，周期间隔用虚线标记，在每一个周期内，子信道可靠度总体由小变大。再比如，若以8个子信道为周期，则每8个子信道的可靠度也存在从小变大的趋势，并且每一个周期的平均可靠度相对于上一周期的平均可靠度有所提升。
步骤503的基本思想是：发送端获取各个子信道的可靠度序列，并通过Polar码速率匹配方式获取打孔(Puncture)比特或截短(Shorten)比特对应的子信道；然后，发送端对各个子信道按照子信道极化的准周期获取子信道分段点集合，以对各个子信道进行分段；发送端确定每个分段中除打孔比特对应的子信道或截短比特对应的子信道以外第一编码信息的信息比特和PC-Frozen比特对应的子信道对应的序号集合；发送端将各个子信道中信息比特、PC-Frozen比特以及Puncture比特对应的子信道以外的子信道确定为Frozen比特的子信道，或发送端将各个子信道中信息比特、PC-Frozen比特以及Shorten比特对应的子信道以外的子信道确定为Frozen比特的子信道。
具体地：Step 1.1、发送端获取各个子信道的可靠度序列Q。
发送端可以通过高斯近似(Gaussian Approximation，GA)、密度演进(DensityEvolution，DE)、极化权重(Polar Weight，PW)或其它方法获取Q。
Q中的信息可以包括各个子信道的可靠度值或各个子信道可靠度的相对关系(排序)。各个子信道的可靠度值可以用各个子信道的错误概率值来描述，因此Q可以为各子信道的错误概率值集合。Q的长度可以等于第一编码信息的信息比特的位数(大小/长度)K、PC-Frozen比特位数PF、Frozen比特的位数F以及Puncture比特位数P的和，即Q的长度等于K+PF+F+P；或Q的长度可以等于K+PF+F与Shorten比特位数S的差，即Q的长度等于K+PF+F-S。其中，S或P可以根据K、PF以及F的位数和M确定，如公式1-1和1-2所示:
Figure BDA0002041295330000101
Figure BDA0002041295330000102
其中，M表示编码后的长度。
举例来说(记为举例1)，假设K＝40、PF＝16、M＝400，则根据公式(1-1)可得P＝28-400＝112，则Puncture比特有112位，因此Q的位数有400+112＝512位。
另外，Q的长度可以等于母码的长度，这是由于母码可以等于第一编码信息的信息比特长度、PC-Frozen比特长度、Frozen比特长度和Puncture比特长度的和；或母码可以等于第一编码信息的信息比特长度、PC-Frozen比特长度、Frozen比特长度的和再减去Shorten比特长度。
Step 1.2、发送端获取打孔比特或截短比特在Q对应的子信道上分配的子信道。
发送端可以采用打孔方案获取打孔比特或截短比特在Q对应的子信道上分配的子信道。打孔方案可以采用比特序号翻转(Bit Index Reverse，BIV)方案或其它Shortening/打孔Puncturing速率匹配方案。
本申请实施例以获取打孔比特分配的子信道为例进行说明。根据举例1，假设发送端采用BIV Shortening方案获取的112位打孔比特在Q对应的子信道上分配的子信道的序号可以是：【7 11 15 19 23 27 31 39 43 47 51 55 59 63 71 75 79 83 87 91 95 103107 111 115 119 123 127 135 139 143 147 151 155 159 167 171 175 179 183 187191 199 203 207 211 215 219 223 231 235 239 243 247 251 255 263 267 271 275279 283 287 295 299 303 307 311 315 319 327 331 335 339 343 347 351 359 363367 371 375 379 383 391 395 399 403 407 411 415 423 427 431 435 439 443 447455 459 463 467 471 475 479 487 491 495 499 503 507 511】。
Step 1.3、发送端获取第一编码信息的信息比特和校验冻结比特在Q对应的子信道分配的子信道的序号。
Q所对应的各子信道中，除去Puncture比特所占据的子信道外，第一编码信息的信息比特和PC-Frozen比特占据可靠度高的部分子信道，Puncture比特和Frozen比特占据可靠性低的部分子信道。如图9所示，为一种Q对应的各子信道中除了Puncture比特外的其他比特所占子信道的可靠性的高低顺序。其中，获取第一编码信息的信息比特和PC-Frozen比特分配的子信道的过程可以分为a、b、c和d四步。
a)对Q对应的各个子信道进行分段。
按照子信道的分段算法，若Q所对应的子信道的序号的最大值为N，则：
N＝16，分段点集合为[7 11]；或者N＝32，分段点集合为[15 23 27]；或者N＝64，分段点集合为[31 47 55 59]；或者N＝128，分段点集合为[63 95 111 119 123]；或者N＝256，分段点集合为[127 191 223 239 247 251]；或者N＝512，分段点集合为[255 383 447479 495 503 507]；或者N＝1024，分段点集合为[511 767 895 959 991 1007 10151019]；或者N＝2048，分段点集合为[1023 1535 1791 1919 1983 2015 2031 2039 2043]；或者N＝4096，分段点集合为[2047 3071 3583 3839 3967 4031 4065 4079 4087 4091]。
上述分段点集合可以是发送端采用长度n＝log2(N)的移位寄存器来产生的；也可以是直接以表格形式存放在发送端的。若以移位寄存器产生分段点集合，举例来说，如图10所示，可以初始化移位寄存器第一位为0其余位为1，此时寄存器内所存储的二进制数为第一分段点。其余分段点可以通过将寄存器中的二进制数依次按图中箭头方向循环移动一位产生。移位寄存器最多移动n-2次。
如图11所示，为各子信道可靠度分布，其中虚线表示分段点。根据举例1，当N＝512时，可以产生7个分段点，其中按照移位寄存器产生的各分段点分别是：第一分段点B1＝(011111111)二进制(Binary，BIN)＝(255)十进制(Decimal，DEC)；第二分段点B2＝(101111111)BIN＝(383)DEC；第三分段点B3＝(110111111)BIN＝(447)DEC；第四分段点B4＝(111011111)BIN＝(479)DEC；第五分段点B5＝(111101111)BIN＝(495)DEC；第六分段点B6＝(111110111)BIN＝(503)DEC；第七分段点B7＝(111111011)BIN＝(507)DEC。
b)确定第一编码的信息比特和PC-Frozen比特分配的子信道的序号。
每个分段中包含的第一编码的信息比特和PC-Frozen比特所占据的子信道的序号小于等于分段点，且不属于前面的分段。
根据举例1，如图11所示，图中的点代表各子信道可靠度，图11中示出了第一编码的信息比特和PC-Frozen比特所占据的子信道的可靠度，第一编码的信息比特和PC-Frozen比特所占据的子信道的序号可以分别为：[252 253 254|366 373 374 377 378 380 381382|414 429 430 437 438 441 442 444 445 446|461 462 468 469 470 472 473 474476 477 478|481 482 483 484 485 486 488 489 490 492 493 494|496 497 498 500501 502|504 505 506 |508 509 510]。
可知，各段中第一编码的信息比特和PC-Frozen比特分配的子信道的数量Gg分别为：G1＝3；G2＝8；G3＝10；G4＝11；G5＝12；G6＝6；G7＝3；G8＝3。
c)确定PC-Frozen比特分配的子信道的序号。
可以将每个分段的第一编码的信息比特和PC-Frozen比特分配的子信道序号集合中前Pfg个序号对应的子信道或后Pfg个序号对应的子信道或中间Pfg个序号对应的子信道为PC-Frozen比特对应的子信道。其中，g为分段序号，Pfg为非负整数,g为大于或等于1的正整数。
根据举例1，假设各段中第一编码的信息比特和PC-Frozen比特分配的子信道中PC-Frozen比特分配的子信道的数量Pfg分别为Pf1＝1，Pf2＝2，Pf3＝3，Pf4＝3，Pf5＝3，Pf6＝2，Pf7＝1，Pf8＝1；且PC-Frozen比特分配的子信道为各段中第一编码的信息比特和PC-Frozen比特分配的子信道中的前Pfg个比特，那么PC-Frozen比特分配的子信道的序号为[252 366 373 414 429 430 468 472 461 481 482 484 496 497 504 508]。
d)确定冻结比特分配的子信道。
发送端可以将各个子信道中第一编码信息的信息比特、PC-Frozen比特以及Puncture比特对应的子信道以外的子信道确定为Frozen比特分配的子信道；或发送端将各个子信道中第一编码信息的信息比特、PC-Frozen比特以及Shorten比特对应的子信道以外的子信道确定为冻结比特的子信道。
发送端确定出第一编码信息的信息比特、PC-Frozen比特、Puncture比特以及Frozen比特分配的子信道后，可以将第一编码信息的信息比特、PC-Frozen比特、Puncture比特以及Frozen比特添加至各子信道中，以得到第二编码信息。其中，接收端和发送端可以默认Frozen比特分配的子信道上的比特值为0。
504、发送端对第二编码信息进行极化编码，得到第三编码信息并输出给接收端。
发送端可以通过Polar编码器对第二编码信息进行极化码编码，并从极化码编码的结果中除去Puncture比特或Shorten比特以得到第三编码信息，而后将第三编码信息输出给接收端。
505、接收端通过PC-SCL译码器获取待译码信息译码后各个路径的译码值。
其中，待译码信息即发送端发送的第三编码信息。
PC-SCL译码器可以获取L个路径的译码值，L的值可以等于正整数n。举例来说，若L＝8，则接收端可以通过PC-SCL译码器获取8个路径的译码值，每个路径的译码值包括信息比特和循环冗余校验比特，信息比特即待编码信息的信息比特，循环冗余校验比特可以包括第一循环冗余校验比特和第二循环冗余校验比特。
506、接收端通过第二循环冗余校验比特辅助PC-SCL译码器选取任一路径。
当接收端对各个路径的译码值进行校验时，可以通过各路径的译码值中的第二循环冗余校验比特辅助PC-SCL译码器选取任一路径，而后通过步骤507校验该路径。
507、接收端通过任一路径中的第一循环冗余校验比特校验任一路径的信息比特，将校验任一路径的信息比特正确时的信息比特确定为通过循环冗余校验的路径的信息比特。
也就是说，接收端根据步骤506中选出的路径的译码结果中的第一循环冗余校验比特校验该路径的信息比特，若该路径的信息比特能通过该路径中的第一循环冗余校验比特的校验，则将该信息比特确定为通过循环冗余校验的路径的信息比特，也就是最终输出的信息比特。
这样一来，在编码侧，发送端进行极化编码之前既进行循环冗余校验，又进行PC-Frozen编码，在译码侧，接收端将通过PC-Frozen和循环冗余校验的译码结果输出。相比现有技术，在编码侧仅进行循环冗余校验或仅进行PC-Frozen编码，在译码侧，将仅通过PC-Frozen或循环冗余校验的译码结果输出，本申请实施例进行了两重编码和两重校验，即通过CRC辅助PC-Polar编码，仅在PC-Polar编码前进行一次CRC编码，且通过CRC辅助PC-Polar译码，仅在PC-SCL译码后增加CRC选择路径的操作，能够提高译码的错误检测能力，提高极化码的编译码性能。
上述主要从发送端和接收端的角度对本申请实施例提供的方案进行了介绍。可以理解的是，发送端和接收端为了实现上述功能，其包含了执行各个功能相应的硬件结构和/或软件模块。本领域技术人员应该很容易意识到，结合本文中所公开的实施例描述的算法步骤，本申请能够以硬件或硬件和计算机软件的结合形式来实现。某个功能究竟以硬件还是计算机软件驱动硬件的方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
本申请实施例可以根据上述方法示例对发送端和接收端进行功能模块的划分，例如，可以对应各个功能划分各个功能模块，也可以将两个或两个以上的功能集成在一个处理模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。需要说明的是，本申请实施例中对模块的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。
在采用对应各个功能划分各个功能模块的情况下，图12示出了上述实施例中所涉及的发送装置12的一种可能的结构示意图，发送装置包括：校验单元1201和编码单元1202。校验单元1201用于支持发送装置执行图5中的过程501；编码单元1202用于支持发送装置执行图5中的过程502、503和504。其中，上述方法实施例涉及的各步骤的所有相关内容均可以援引到对应功能模块的功能描述，在此不再赘述。
在采用集成的单元的情况下，图3示出了上述实施例中所涉及的终端的一种可能的结构示意图。其中，处理模块301可以是处理器或控制器，例如可以是中央处理器(Central Processing Unit，CPU)，通用处理器，数字信号处理器(Digital SignalProcessor，DSP)，专用集成电路(Application-Specific Integrated Circuit，ASIC)，现场可编程门阵列(Field Programmable Gate Array，FPGA)或者其他可编程逻辑器件、晶体管逻辑器件、硬件部件或者其任意组合。其可以实现或执行结合本申请公开内容所描述的各种示例性的逻辑方框，模块和电路。所述处理器也可以是实现计算功能的组合，例如包含一个或多个微处理器组合，DSP和微处理器的组合等等。通信模块302可以是收发器、收发电路或通信接口等。存储模块303可以是存储器。
当处理模块301为处理器，通信模块302为收发器，存储模块303为存储器时，本申请实施例所涉及的发送装置可以为图13所示的发送装置。
参阅图13所示，该发送装置13包括：处理器1301、收发器1302、存储器1303以及总线1304。其中，收发器1302、处理器1301以及存储器1303通过总线1304相互连接；总线1304可以是外设部件互连标准(Peripheral Component Interconnect，PCI)总线或扩展工业标准结构(Extended Industry Standard Architecture，EISA)总线等。所述总线可以分为地址总线、数据总线、控制总线等。为便于表示，图13中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
在采用对应各个功能划分各个功能模块的情况下，图14示出了上述实施例中所涉及的接收装置14的一种可能的结构示意图，接收装置包括：获取单元1401和校验单元1402。获取单元1401用于支持接收装置执行图5中的过程505；校验单元1402用于支持接收装置执行图5中的过程506和507。其中，上述方法实施例涉及的各步骤的所有相关内容均可以援引到对应功能模块的功能描述，在此不再赘述。
在采用集成的单元的情况下，图4示出了上述实施例中所涉及的终端的一种可能的结构示意图。其中，处理模块401可以是处理器或控制器，例如可以是CPU，通用处理器，DSP，ASIC，FPGA或者其他可编程逻辑器件、晶体管逻辑器件、硬件部件或者其任意组合。其可以实现或执行结合本申请公开内容所描述的各种示例性的逻辑方框，模块和电路。所述处理器也可以是实现计算功能的组合，例如包含一个或多个微处理器组合，DSP和微处理器的组合等等。通信模块402可以是收发器、收发电路或通信接口等。存储模块403可以是存储器。
当处理模块401为处理器，通信模块402为收发器，存储模块403为存储器时，本申请实施例所涉及的接收装置可以为图15所示的接收装置。
参阅图15所示，该接收装置15包括：处理器1501、收发器1502、存储器1503以及总线1504。其中，收发器1502、处理器1501以及存储器1503通过总线1504相互连接；总线1504可以是PCI总线或EISA总线等。所述总线可以分为地址总线、数据总线、控制总线等。为便于表示，图15中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
结合本申请公开内容所描述的方法或者算法的步骤可以硬件的方式来实现，也可以是由处理器执行软件指令的方式来实现。软件指令可以由相应的软件模块组成，软件模块可以被存放于随机存取存储器(Random Access Memory，RAM)、闪存、只读存储器(ReadOnly Memory，ROM)、可擦除可编程只读存储器(Erasable Programmable ROM，EPROM)、电可擦可编程只读存储器(Electrically EPROM，EEPROM)、寄存器、硬盘、移动硬盘、只读光盘(CD-ROM)或者本领域熟知的任何其它形式的存储介质中。一种示例性的存储介质耦合至处理器，从而使处理器能够从该存储介质读取信息，且可向该存储介质写入信息。当然，存储介质也可以是处理器的组成部分。处理器和存储介质可以位于ASIC中。另外，该ASIC可以位于核心网接口设备中。当然，处理器和存储介质也可以作为分立组件存在于核心网接口设备中。
本领域技术人员应该可以意识到，在上述一个或多个示例中，本申请所描述的功能可以用硬件、软件、固件或它们的任意组合来实现。当使用软件实现时，可以将这些功能存储在计算机可读介质中或者作为计算机可读介质上的一个或多个指令或代码进行传输。计算机可读介质包括计算机存储介质和通信介质，其中通信介质包括便于从一个地方向另一个地方传送计算机程序的任何介质。存储介质可以是通用或专用计算机能够存取的任何可用介质。
以上所述的具体实施方式，对本申请的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本申请的具体实施方式而已，并不用于限定本申请的保护范围，凡在本申请的技术方案的基础之上，所做的任何修改、等同替换、改进等，均应包括在本申请的保护范围之内。

Claims (10)

1.一种极化编码方法，其特征在于，包括：
发送端获取N个子信道的可靠度序列，根据极化码速率匹配方式获取打孔比特或截短比特对应的子信道，其中所述可靠度序列中的数值为所述N个子信道的序号，所述N个子信道的序号的最小值为0，最大值为N-1；
基于所述可靠度序列确定除所述打孔比特对应的子信道或所述截短比特对应的子信道以外信息比特和校验冻结比特对应的子信道，所述信息比特中包括循环冗余校验比特，所述校验冻结比特的数目为非负整数；
将所述N个子信道中所述信息比特、所述校验冻结比特以及所述打孔比特对应的子信道以外的子信道确定为所述冻结比特的子信道；或所述发送端将所述N个子信道中所述信息比特、所述校验冻结比特以及所述截短比特对应的子信道以外的子信道确定为所述冻结比特的子信道；其中所述信息比特和所述校验冻结比特对应的子信道的可靠度高于所述冻结比特对应的子信道的可靠度；
根据所述信息比特、所述校验冻结比特以及所述冻结比特对应的子信道对所述信息比特进行奇偶校验编码和极化编码，得到编码信息；
发送所述编码信息。
2.根据权利要求1所述的方法，其特征在于，所述极化编码还包括速率匹配。
3.根据权利要求1或2所述的方法，其特征在于，在所述信息比特和所述校验冻结比特对应的子信道集合中，部分所述校验冻结比特对应的子信道的可靠度高于所述信息比特对应的子信道的可靠度。
4.根据权利要求1或2所述的方法，其特征在于，在所述信息比特和所述校验冻结比特对应的子信道集合中，部分或所有所述校验冻结比特对应的子信道的可靠度低于所述信息比特对应的子信道集合的可靠度。
5.一种发送装置，其特征在于，包括：处理模块和通讯模块，其中，
所述处理模块用于：获取N个子信道的可靠度序列，根据极化码速率匹配方式获取打孔比特或截短比特对应的子信道，其中所述可靠度序列中的数值为所述N个子信道的序号，所述N个子信道的序号的最小值为0，最大值为N-1；
所述处理模块还用于基于所述可靠度序列确定除所述打孔比特对应的子信道或所述截短比特对应的子信道以外信息比特和校验冻结比特对应的子信道，所述信息比特中包括循环冗余校验比特，所述校验冻结比特的数目为非负整数；
所述处理模块还用于将所述N个子信道中所述信息比特、所述校验冻结比特以及所述打孔比特对应的子信道以外的子信道确定为所述冻结比特的子信道；或所述处理模块将所述N个子信道中所述信息比特、所述校验冻结比特以及所述截短比特对应的子信道以外的子信道确定为所述冻结比特的子信道；其中所述信息比特和所述校验冻结比特对应的子信道的可靠度高于所述冻结比特对应的子信道的可靠度；以及
根据所述信息比特、所述校验冻结比特以及所述冻结比特对应的子信道对所述信息比特进行奇偶校验编码和极化编码，得到编码信息；
所述通讯模块用于发送所述编码信息。
6.根据权利要求5所述的发送装置，其特征在于，所述极化编码还包括速率匹配。
7.根据权利要求5或6所述的发送装置，其特征在于，在所述信息比特和所述校验冻结比特对应的子信道集合中，部分所述校验冻结比特对应的子信道的可靠度高于所述信息比特对应的子信道的可靠度。
8.根据权利要求5或6所述的发送装置，其特征在于，在所述信息比特和所述校验冻结比特对应的子信道集合中，部分或所有所述校验冻结比特对应的子信道的可靠度低于所述信息比特对应的子信道集合的可靠度。
9.一种发送装置，其特征在于，包括：处理器、存储器；
所述存储器用于存储计算机指令，所述处理器执行所述存储器存储的所述计算机指令，以使如权利要求1-4中任意一项所述的极化编码方法被执行。
10.一种计算机可读存储介质，其特征在于，包括计算机指令，当其在计算机上运行时，使得如权利要求1-4中任意一项所述的极化编码方法被执行。
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