CN110112290A - 一种应用于三维闪存存储器的选通管及其制备方法 - Google Patents
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Abstract
本发明属于半导体存储领域，具体公开了一种应用于三维闪存存储器的选通管及其制备方法，其中该选通管包括第一金属屏蔽层、第二金属屏蔽层以及选通功能层；该选通管设置在用于构成三维闪存存储器的闪存存储串的顶端，并位于垂直沟道的正上方；选通管与闪存存储串一一对应，任意一个闪存存储串均呈三维堆叠结构垂直设置在衬底上；选通功能层用于根据第一金属屏蔽层与第二金属屏蔽层上的电压导通或截止，从而控制位于该选通管下方的闪存存储串的选通。本发明通过对选通管的内部结构、设置方式等进行改进，与现有技术相比能够有效解决选通管制备工艺与三维闪存存储器制备工艺不兼容、且选通管功耗高等问题。
Description
技术领域
本发明属于三维半导体存储器技术领域，更具体地，涉及一种应用于三维闪存存储器的选通管及其制备方法。
背景技术
根据摩尔定律，微电子器件工艺特征尺寸不断降低，闪存存储器特尺寸微缩存在物理极限，于是平面闪存工艺开始向三维发展，三维闪存存储器应运而生。与传统的平面半导体存储器相比，三维闪存存储器的存储密度不在受限于工艺特征尺寸，可以随着垂直方向上堆叠实现存储密度的不断提升。
对于三维闪存存储器，通常从采用晶体管来选通单个存储串，工艺中需要进行单独的选通晶体管制备，工艺复杂。并且在器件工作中，选通管需要持续施加电压控制，功耗较高。
二端选通管结构本身结构简单，工艺步骤少，并且可以与三维闪存的垂直沟道制备工艺集成。通过二端选通管结构技术可以有效降低三维闪存存储器制备的复杂度，从而提高集成制造的良率。此外，二端选通管技术具有高开关比，高开态电流，低亚域斜率，可以有效的降低三维闪存存储阵列选通的速度以及功耗。
发明内容
针对现有技术的以上缺陷或改进需求，本发明的目的在于提供一种应用于三维闪存存储器的选通管及其制备方法，其中通过对选通管的内部结构、设置方式等进行改进，与现有技术相比能够有效解决选通管制备工艺与三维闪存存储器制备工艺不兼容、且选通管功耗高等问题，本发明中的选通管结构非常适用于三维闪存存储器，能够有效的与三维闪存存储器的内部细节结构相配合实现闪存存储串的选通控制，并且，选通管的制备工艺能够有效与现有三维闪存存储器制备工艺兼容，二端选通管是利用选通材料的阈值特性实现开态与关态，而传统晶体管的阈值特性是利用栅电极电压使沟道载流子耗尽或积累形成关断或导通，因此本发明能够提升现有三维闪存存储阵列存储串的选通速度、简化工艺过程、降低选通功耗。
为实现上述目的，按照本发明的一个方面，提供了一种应用于三维闪存存储器的选通管，其特征在于，该选通管包括第一金属屏蔽层、第二金属屏蔽层以及选通功能层，其中所述选通功能层位于所述第一金属屏蔽层以及所述第二金属屏蔽层之间；该选通管设置在用于构成三维闪存存储器的闪存存储串的顶端，并位于垂直沟道的正上方；所述选通管与所述闪存存储串一一对应，任意一个所述闪存存储串均呈三维堆叠结构垂直设置在衬底上；
并且，所述第一金属屏蔽层与位线相连，所述第二金属屏蔽层与闪存存储串的存储沟道顶部相连，存储沟道的底部与源极相连；所述选通功能层用于根据所述第一金属屏蔽层与所述第二金属屏蔽层之间的电压之差导通或截止，从而控制位于该选通管下方的闪存存储串的选通；其中，当所述第一金属屏蔽层与所述第二金属屏蔽层之间的电压值之差的绝对值大于等于阈值电压值时所述选通功能层导通，当所述第一金属屏蔽层与所述第二金属屏蔽层之间的电压值之差的绝对值小于阈值电压值时所述选通功能层截止；
此外，在三维闪存存储器进行读或写操作，需要选择特定存储串时，通过在位线和源极分别施加满足电压相对大小条件的位线电压和源极电压使所述选通功能层导通或截止。
作为本发明的进一步优选，所述选通功能层所采用的材料为硫系化合物材料，具体为包含Ge、Se、Cu三种元素的合金化合物；优选的，所述选通功能层所采用的材料其化学通式为GexSeyCu100-x-y，其中0<x<100，0<y<100，0<(100-x-y)<100。
作为本发明的进一步优选，所述GexSeyCu100-x-y满足0<(100-x-y)<5。
作为本发明的进一步优选，所述第一金属屏蔽层和所述第二金属屏蔽层所采用的材料选自W、Ti3W7、TiN中的任意一种。
按照本发明的另一方面，本发明提供了一种具有选通管的三维闪存存储器的制备方法，其特征在于，包括以下步骤：
S1：在衬底上进行多层膜沉积，该多层膜是由绝缘层与多晶硅栅电极交替沉积形成的三维堆叠结构；接着，在该多层膜的堆叠结构中利用光刻进行刻蚀形成暴露衬底的垂直深孔；
S2：在所述垂直深孔中进行各向同性刻蚀，在通孔内的栅电极层中向内刻蚀形成向内的凹槽；然后，进行氧化铝或者二氧化硅的化学气相沉积形成阻隔层；接着，制备非晶硅形成浮栅；然后，进行深孔的各向异性刻蚀，在深孔中沉积二氧化硅，形成氧化物-硅-氧化物的整体浮栅存储结构；
S3：对深孔进行各向异性刻蚀，直至在衬底中形成凹槽，接着，在凹槽中填充沟道材料；然后刻蚀部分所述沟道材料使沟道材料上方形成凹槽；
S4：在所述沟道材料上方的凹槽中依次沉积形成第一金属屏蔽层、选通功能层以及第二金属屏蔽层，形成选通管结构，即而形成多个垂直于衬底的闪存存储串，每个闪存存储串的上方具有一个选通管结构，由此得到具有选通管的三维闪存存储器。
按照本发明的又一方面，本发明提供了一种具有选通管的三维闪存存储器的制备方法，其特征在于，包括以下步骤：
S1：在衬底上进行多层膜沉积，多层膜结构由绝缘层与牺牲层交替沉积形成；在多层膜堆叠结构中进行深孔刻蚀，形成暴露垂直衬底的垂直通孔；
S2：利用化学气相沉积在所述垂直通孔表面依次形成阻挡层、存储层和隧穿层三层结构；
S3：对所述垂直通孔进行各向异性刻蚀，直至在衬底中形成凹槽，接着，在凹槽中填充沟道材料；然后刻蚀部分所述沟道材料使沟道材料上方形成凹槽；
S4：在所述沟道材料上方的凹槽中依次沉积形成第一金属屏蔽层、选通功能层以及第二金属屏蔽层，形成选通管结构；
S5：对多层堆叠结构采用刻蚀工艺，将多层膜堆叠中的牺牲层去除；
S6：完成栅电极材料的填充，继而形成多个并联的闪存存储串，形成三维闪存存储阵列，并且每个闪存存储串的上方具有一个选通管结构，由此得到具有选通管的三维闪存存储器。
按照本发明的再一方面，本发明提供了一种非易失性三维闪存存储器，其特征在于，包含多个垂直方向的三维闪存存储串，每一个三维闪存存储串包含一个半导体垂直沟道，半导体垂直沟道的长度由存储器三维堆叠的层数决定；
在所述半导体垂直沟道的正上方还设置有选通管，这些选通管同时也设置在用于构成三维闪存存储器的闪存存储串的顶端，所述选通管与所述闪存存储串一一对应；
任意一个所述选通管包括第一金属屏蔽层、第二金属屏蔽层以及选通功能层，其中所述选通功能层位于所述第一金属屏蔽层以及所述第二金属屏蔽层之间；并且，所述第一金属屏蔽层与位线相连，所述第二金属屏蔽层与闪存存储串的存储沟道顶部相连，存储沟道的底部与源极相连；所述选通功能层用于根据所述第一金属屏蔽层与所述第二金属屏蔽层之间的电压之差导通或截止，从而控制位于该选通管下方的闪存存储串的选通；其中，当所述第一金属屏蔽层与所述第二金属屏蔽层之间的电压值之差的绝对值大于等于阈值电压值时所述选通功能层导通，当所述第一金属屏蔽层与所述第二金属屏蔽层之间的电压值之差的绝对值小于阈值电压值时所述选通功能层截止；
此外，在三维闪存存储器进行读或写操作，需要选择特定存储串时，通过在位线和源极分别施加满足电压相对大小条件的位线电压和源极电压使所述选通功能层导通或截止。
作为本发明的进一步优选，所述选通功能层所采用的材料为硫系化合物材料，具体为包含Ge、Se、Cu三种元素的合金化合物；优选的，所述选通功能层所采用的材料其化学通式为GexSeyCu100-x-y，其中0<x<100，0<y<100，0<(100-x-y)<100。
作为本发明的进一步优选，所述GexSeyCu100-x-y满足0<(100-x-y)<5。
作为本发明的进一步优选，所述第一金属屏蔽层和所述第二金属屏蔽层所采用的材料选自W、Ti3W7、TiN中的任意一种。
通过本发明所构思的以上技术方案，与现有技术相比，总的来说具有以下有益效果：
第一：两端选通结构位于垂直沟道上端，不需要在工艺过程中引入晶体管形成工艺，工艺步骤简化；
第二：两端选通管结构具有更低亚阈斜率，器件开关速度更快；
第三：选通管在未施加电压的条件下处于关态，可以有效降低存储阵列选通功耗。
本发明通过采用选通功能层，尤其可以以包含Ge、Se、Cu三种元素的合金化合物作为选通功能层，选通功能层的材料阈值特性是由材料本身在一定电压下材料自身电子结构的变化形成高阻态和低阻态，并通过在选通功能层两侧设置第一金属屏蔽层和第二金属屏蔽层，这种两端选通管结构能够提供更快的选通速度，具有高开关比、高开态电流、低亚域斜率特点，且可以有效的与三维闪存存储器的内部细节结构相配合实现闪存存储串的选通控制；相比于传统晶体管结构更为简单，并且结构稳定性高。本发明通过设置第一金属屏蔽层及第二金属屏蔽层，可以保证选通功能层的结构完整性，并且可以防止选通功能层材料的扩散。
本发明还优选对选通管各个层结构所采用的具体材料种类进行优选控制，能进一步确保选通功能的有效实现。本发明尤其通过使用W、Ti3W7、TiN等高稳定惰性电极材料制作金属屏蔽层，能够保证电学导通，保证选通功能层两端电信号的均匀分布。
本发明首次将GeSeCu系合金化合物用作选通材料，并且可进一步优选将其化学通式控制为GexSeyCu100-x-y，其中0<(100-x-y)<5，能够实现高开关比，高开态电流，低亚域斜率。
附图说明
图1是本发明所述一种三维闪存存储器中的选通管的结构示意图。
图2至图4是本发明中应用于三维闪存存储器的选通管各个制备阶段的结构示意图；其中，图2为在三维闪存存储器的垂直沟道顶部刻蚀形成凹槽后的结构示意图，图3为在凹槽中沉积第一金属屏蔽层后的结构示意图，图4为在凹槽中继续沉积选通功能层后的结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
总体说来，本发明适用的三维闪存存储器包含多个垂直的存储串，其中单个存储串的选通依托于选通管结构。所述选通管结构，其位于存储串上端，结构包括：上下两层选通材料屏蔽电极、选通材料层。所述选通结构在垂直沟道的制备工艺之后完成。
具体来说的话，本发明中适用于三维闪存存储中的选通管，包括：第一金属屏蔽层、第二金属屏蔽层以及选通功能层；
其中，所述选通工作层位于所述第一金属屏蔽层以及所述第二金属屏蔽层之间；
其中，整个选通结构位于闪存存储串的顶端，在完成垂直沟道材料的填充之后进行填充。
其中，垂直沟道的制备需要先采用在多层堆叠膜上进行深孔刻蚀形成垂直深孔，然后在深孔中进行非晶硅等沟道材料的填充。
所述选通工作层材料主要采用硫系化合物材料，本发明提供的两端选通结构的选通功能层材料为包含Ge、Se、Cu三种元素的合金化合物，所述选通管材料的化学通式为GexSeyCu100-x-y，其中x、y分别为该选通管材料中Ge元素、Se元素的原子百分比数值(原子百分比的单位：％)。
优选地，在所述GexSeyCu100-x-y中，100-x-y<5.
优选地，所述选通功能层能够在两端施加电压中，在阈值电压处发生从高阻态到低阻态的瞬时转变，且在撤去电信号操作时瞬时自发返回高阻态。其中一个金属屏蔽层连接的位线，另一金属屏蔽层上连接存储沟道的顶部(存储沟道的底部连接的源极)。
所述第一金属屏蔽层及第二金属屏蔽层，可以保证选通功能层的结构完整性，并且可以防止选通功能层材料的扩散。
优选地，金属屏蔽层选用高稳定惰性电极材料，包括W、Ti3W7、TiN等材料，其能够保证电学导通，保证选通功能层两端电信号的均匀分布。
相应的，上述三维闪存存储器中的选通结构的制备方法，可以包括以下步骤：
S1：在衬底上进行多层膜沉积，该多层膜是由绝缘层与多晶硅栅电极交替沉积形成的三维堆叠结构；接着，在该多层膜的堆叠结构中利用光刻进行刻蚀形成暴露衬底的垂直深孔；
S2：在所述垂直深孔中进行各向同性刻蚀，在通孔内的栅电极层中向内刻蚀形成向内的凹槽；然后，进行氧化铝或者二氧化硅的化学气相沉积形成阻隔层；接着，制备非晶硅形成浮栅；然后，进行深孔的各向异性刻蚀，在深孔中沉积二氧化硅，形成氧化物-硅-氧化物的整体浮栅存储结构；
S3：对深孔进行各向异性刻蚀，直至在衬底中形成凹槽，接着，在凹槽中填充沟道材料；然后刻蚀部分所述沟道材料使沟道材料上方形成凹槽；
S4：在所述沟道材料上方的凹槽中依次沉积形成第一金属屏蔽层、选通功能层以及第二金属屏蔽层，形成选通管结构，即而形成多个垂直于衬底的闪存存储串，每个闪存存储串的上方具有一个选通管结构，由此得到具有选通管的三维闪存存储器。
当然，上述三维闪存存储器中的选通结构的制备方法，也可以包括以下步骤：
S1：在衬底上进行多层膜沉积，多层膜结构由绝缘层与牺牲层交替沉积形成；在多层膜堆叠结构中进行深孔刻蚀，形成暴露垂直衬底的垂直通孔；
S2：利用化学气相沉积在所述垂直通孔表面依次形成阻挡层、存储层和隧穿层三层结构；
S3：对所述垂直通孔进行各向异性刻蚀，直至在衬底中形成凹槽，接着，在凹槽中填充沟道材料；然后刻蚀部分所述沟道材料使沟道材料上方形成凹槽；
S4：在所述沟道材料上方的凹槽中依次沉积形成第一金属屏蔽层、选通功能层以及第二金属屏蔽层，形成选通管结构；
S5：对多层堆叠结构采用刻蚀工艺，将多层膜堆叠中的牺牲层去除；
S6：完成栅电极材料的填充，继而形成多个并联的闪存存储串，形成三维闪存存储阵列，并且每个闪存存储串的上方具有一个选通管结构，由此得到具有选通管的三维闪存存储器。
上述三维闪存存储器在读取、写入时，外部电路的排布可根据实际需要设置。
选通功能层所采用的材料可以为硫系化合物材料，即包含Ge、Se、Cu三种元素的GeSeCu系合金化合物，尤其是化学通式为GexSeyCu100-x-y的材料(其中0<x<100，0<y<100，0<(100-x-y)<100)，并且该通式可优选满足0<(100-x-y)<5；另外，由于GeSeCu系合金化合物在三维结构中制备时，成分控制难，本发明可优选采用共溅射、磁控溅射、脉冲激光沉积或原子层沉积。
本发明制备工艺中未详细说明之处均可参考现有技术。并且，本发明中的三维闪存存储器还可以包含现有技术中其他的功能组件结构，只要这些其他功能组件结构与本发明中的选通管结构不冲突即可。例如，三维闪存存储器中绝缘层、多晶硅栅电极等所采用的具体材料及细节结构设置等均可参考现有技术。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种应用于三维闪存存储器的选通管，其特征在于，该选通管包括第一金属屏蔽层、第二金属屏蔽层以及选通功能层，其中所述选通功能层位于所述第一金属屏蔽层以及所述第二金属屏蔽层之间；该选通管设置在用于构成三维闪存存储器的闪存存储串的顶端，并位于垂直沟道的正上方；所述选通管与所述闪存存储串一一对应，任意一个所述闪存存储串均呈三维堆叠结构垂直设置在衬底上；
并且，所述第一金属屏蔽层与位线相连，所述第二金属屏蔽层与闪存存储串的存储沟道顶部相连，存储沟道的底部与源极相连；所述选通功能层用于根据所述第一金属屏蔽层与所述第二金属屏蔽层之间的电压之差导通或截止，从而控制位于该选通管下方的闪存存储串的选通；其中，当所述第一金属屏蔽层与所述第二金属屏蔽层之间的电压值之差的绝对值大于等于阈值电压值时所述选通功能层导通，当所述第一金属屏蔽层与所述第二金属屏蔽层之间的电压值之差的绝对值小于阈值电压值时所述选通功能层截止；
此外，在三维闪存存储器进行读或写操作，需要选择特定存储串时，通过在位线和源极分别施加满足电压相对大小条件的位线电压和源极电压使所述选通功能层导通或截止。
2.如权利要求1所述应用于三维闪存存储器的选通管，其特征在于，所述选通功能层所采用的材料为硫系化合物材料，具体为包含Ge、Se、Cu三种元素的合金化合物；优选的，所述选通功能层所采用的材料其化学通式为GexSeyCu100-x-y，其中0<x<100，0<y<100，0<(100-x-y)<100。
3.如权利要求2所述应用于三维闪存存储器的选通管，其特征在于，所述GexSeyCu100-x-y满足0<(100-x-y)<5。
4.如权利要求1所述应用于三维闪存存储器的选通管，其特征在于，所述第一金属屏蔽层和所述第二金属屏蔽层所采用的材料选自W、Ti3W7、TiN中的任意一种。
5.一种具有选通管的三维闪存存储器的制备方法，其特征在于，包括以下步骤：
S1：在衬底上进行多层膜沉积，该多层膜是由绝缘层与多晶硅栅电极交替沉积形成的三维堆叠结构；接着，在该多层膜的堆叠结构中利用光刻进行刻蚀形成暴露衬底的垂直深孔；
S2：在所述垂直深孔中进行各向同性刻蚀，在通孔内的栅电极层中向内刻蚀形成向内的凹槽；然后，进行氧化铝或者二氧化硅的化学气相沉积形成阻隔层；接着，制备非晶硅形成浮栅；然后，进行深孔的各向异性刻蚀，在深孔中沉积二氧化硅，形成氧化物-硅-氧化物的整体浮栅存储结构；
S3：对深孔进行各向异性刻蚀，直至在衬底中形成凹槽，接着，在凹槽中填充沟道材料；然后刻蚀部分所述沟道材料使沟道材料上方形成凹槽；
S4：在所述沟道材料上方的凹槽中依次沉积形成第一金属屏蔽层、选通功能层以及第二金属屏蔽层，形成选通管结构，即而形成多个垂直于衬底的闪存存储串，每个闪存存储串的上方具有一个选通管结构，由此得到具有选通管的三维闪存存储器。
6.一种具有选通管的三维闪存存储器的制备方法，其特征在于，包括以下步骤：
S1：在衬底上进行多层膜沉积，多层膜结构由绝缘层与牺牲层交替沉积形成；在多层膜堆叠结构中进行深孔刻蚀，形成暴露垂直衬底的垂直通孔；
S2：利用化学气相沉积在所述垂直通孔表面依次形成阻挡层、存储层和隧穿层三层结构；
S3：对所述垂直通孔进行各向异性刻蚀，直至在衬底中形成凹槽，接着，在凹槽中填充沟道材料；然后刻蚀部分所述沟道材料使沟道材料上方形成凹槽；
S4：在所述沟道材料上方的凹槽中依次沉积形成第一金属屏蔽层、选通功能层以及第二金属屏蔽层，形成选通管结构；
S5：对多层堆叠结构采用刻蚀工艺，将多层膜堆叠中的牺牲层去除；
S6：完成栅电极材料的填充，继而形成多个并联的闪存存储串，形成三维闪存存储阵列，并且每个闪存存储串的上方具有一个选通管结构，由此得到具有选通管的三维闪存存储器。
7.一种非易失性三维闪存存储器，其特征在于，包含多个垂直方向的三维闪存存储串，每一个三维闪存存储串包含一个半导体垂直沟道，半导体垂直沟道的长度由存储器三维堆叠的层数决定；
在所述半导体垂直沟道的正上方还设置有选通管，这些选通管同时也设置在用于构成三维闪存存储器的闪存存储串的顶端，所述选通管与所述闪存存储串一一对应；
任意一个所述选通管包括第一金属屏蔽层、第二金属屏蔽层以及选通功能层，其中所述选通功能层位于所述第一金属屏蔽层以及所述第二金属屏蔽层之间；并且，所述第一金属屏蔽层与位线相连，所述第二金属屏蔽层与闪存存储串的存储沟道顶部相连，存储沟道的底部与源极相连；所述选通功能层用于根据所述第一金属屏蔽层与所述第二金属屏蔽层之间的电压之差导通或截止，从而控制位于该选通管下方的闪存存储串的选通；其中，当所述第一金属屏蔽层与所述第二金属屏蔽层之间的电压值之差的绝对值大于等于阈值电压值时所述选通功能层导通，当所述第一金属屏蔽层与所述第二金属屏蔽层之间的电压值之差的绝对值小于阈值电压值时所述选通功能层截止；
此外，在三维闪存存储器进行读或写操作，需要选择特定存储串时，通过在位线和源极分别施加满足电压相对大小条件的位线电压和源极电压使所述选通功能层导通或截止。
8.如权利要求7所述非易失性三维闪存存储器，其特征在于，所述选通功能层所采用的材料为硫系化合物材料，具体为包含Ge、Se、Cu三种元素的合金化合物；优选的，所述选通功能层所采用的材料其化学通式为GexSeyCu100-x-y，其中0<x<100，0<y<100，0<(100-x-y)<100。
9.如权利要求8所述非易失性三维闪存存储器，其特征在于，所述GexSeyCu100-x-y满足0<(100-x-y)<5。
10.如权利要求7所述非易失性三维闪存存储器，其特征在于，所述第一金属屏蔽层和所述第二金属屏蔽层所采用的材料选自W、Ti3W7、TiN中的任意一种。
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