CN110034175A - 纵向可集成功率器件 - Google Patents
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Abstract
纵向可集成功率器件，涉及半导体功率器件，本发明包括源区，漂移区，沟道区，漏区，栅区，栅介质，连接漏区的漏区引出线与栅区同处于漂移区的上方，连接源区的源区引出线位于漂移区的下方。本发明通过将纵向功率器件的高电平电极与低压电路置于晶圆的同一侧，使纵向功率器件与低压控制电路可以单片集成，从而用纵向可集成的功率器件替代传统的横向功率器件，提高器件的集成功率密度。
Description
技术领域
本发明涉及半导体功率器件，特别是纵向高压器件集成方法与结构。
背景技术
众所周知，常用的硅功率器件从结构上分类有横向和纵向两种结构。典型的横向器件包括横向双扩散金属氧化物半导体场效应管(LDMOS)，横向绝缘栅双极型晶体管器件(LIGBT)。典型的纵向器件包括纵向双扩散金属氧化物半导体场效应管(VDMOS)，纵向绝缘栅双极型晶体管器件(IGBT)，以及功率器件的里程碑器件：超结功率器件(SuperJunction)。在目前的应用中，横向和纵向器件各有优点，无法相互替代。就横向功率器件而言，其高电位、低电位、漂移区均为横向放置，电流横向流动，所以横向功率便于单片集成，可以与低压控制电路在同一个晶圆上同时制备，从而大幅降低了成本。但横向功率器件因其漂移区横向放置，所以占据面积很大，导致其比导通电阻或导通电流密度较低，使其功率密度受到了严重限制。另一方面，就纵向功率器件而言，其漂移区纵向放置，电流在晶圆内部纵向流动，占晶圆表面面积小，电流大，功率密度高。然而由于高电位位于其器件底部，无法与低压控制电路单片集成，所以纵向功率器件通常为分离器件，需要和低压控制部分进行金属丝压焊连接，导致可靠性降低，成本增加。
发明内容
本发明所要解决的技术问题是，提供一种纵向功率器件与低压控制电路单片集成的方法和结构，从而可用纵向可集成的功率器件替代传统横向功率器件，大幅提高集成功率密度。
本发明解决所述技术问题采用的技术方案是，纵向可集成功率器件，包括源区，漂移区，沟道区，漏区，栅区，栅介质，连接漏区的漏区引出线与栅区同处于漂移区的上方，连接源区的源区引出线位于漂移区的下方。
进一步的，漏区与栅区同处于漂移区的上方，源区位于漂移区的下方。
所述栅区和源区之间为栅漂移区，栅漂移区通过栅介质9隔离于漂移区，栅漂移区和源区之间为绝缘介质。在栅区和源区之间为介质区，介质区的材料与栅介质相同。
进一步的，还包括一个贯穿栅区和漂移区的电场优化单元；电场优化单元一端连接源区，另一端抵达栅区上表面所在的平面；电场优化单元通过栅介质材料与栅区和漂移区隔离；所述电场优化单元包括位于栅区一侧的高压端和位于源区一侧的低压端，高压端和低压端构成反偏的PN结。所述高压端为N-材料，所述低压端为P-材料。
所述漂移区包括位于栅区下方的漂移区P柱区和位于沟道区下方的漂移区N柱区，沟道区为N型材料。
本发明通过将纵向功率器件的高电平电极与低压电路置于晶圆的同一侧，使纵向功率器件与低压控制电路可以单片集成，从而用纵向可集成的功率器件替代传统的横向功率器件，提高器件的集成功率密度。
附图说明
图1是传统器件元胞截面图。
图2是本发明所述器件元胞截面图。
图3是实施例1中器件的截面图。
图4是实施例2中器件的截面图。
图5是实施例3中器件的截面图。
图6是实施例4中器件的截面图。
图7是实施例5中器件的截面图。
图8是实施例6中器件的截面图。
具体实施方式
现有技术中的传统VDMOS器件元胞截面图如图1所示，包括漏区引出线101，漏区102，漂移区103，沟道区104，源极重掺杂区105，源区107，源区引出线106，栅区108，栅介质109。源级引出线106为低电平电极，栅区108为高电平电极，源级引出线106与栅区108位于晶圆同一侧，漏区引出线101为高电平电极，位于晶圆的另一侧，因此传统VDMOS无法与其他衬底接地的低压电路直接集成在同一片晶圆上。
本发明采用新结构，元胞截面图如图2所示，包括源区引出线1，源区2，漂移区3，沟道区4，漏极重掺杂区5，漏区7，漏区引出线6，栅区8，栅介质9。漏区引出线6与栅区8为高电平电极，位于晶圆的同一侧，源区引出线1为低电平电极，位于晶圆的另一侧。从器件结构角度，以源区方向为下(图示方向)，即为连接漏区7的漏区引出线6与栅区8同处于漂移区3的上方，连接源区2的源区引出线1位于漂移区3的下方。
如图3所示，本发明包括源区引出线1，源区2，漂移区3，沟道区4，漏极重掺杂区5，漏区7，漏区引出线6，栅区8，栅介质9。源区2、漂移区3、漏区7为P型，沟道区4、漏极重掺杂区5为N型。
该器件的典型应用如图3所示，纵向可集成功率器件为P沟道VDMOS，漂移区3为轻掺杂，沟道区4为中等掺杂，源区2、漏区7、漏极重掺杂区5为中高掺杂。漏区引出线6和栅区8位于晶圆的同一侧，源区引出线1位于晶圆的另一侧。
以下为更具体的实施例。
实施例1：
参见图3，本实施例为VDMOS器件，使用P-作为漂移区3，N作为沟道区4，P+作为源级2，P+作为漏区7，N+作为漏极重掺杂区5。当器件处于截止状态时，漏区引出线6、栅区8电压为高，源区引出线1接地。此时，沟道区4与漂移区3构成反偏的二极管，源漏电压将被完全加到该二极管两端，其击穿电压决定整个器件的击穿电压。漂移区3轻掺杂且厚度增加，可以将该二极管的耗尽区向漂移区3延伸，使大部分反偏电压由较厚的漂移区3承担，可以提高该二极管的击穿电压，从而有效提高器件击穿电压。当栅区8电压低于漏区7电压达到阈值电压时，沟道区4形成沟道，器件导通。漏区引出线6与栅区8电压始终为高，位于晶圆的同一侧，源区引出线1始终接地，位于晶圆的另一侧。
实施例2：
参见图4。本实施例为VDMOS器件，使用P-作为漂移区3，N作为沟道区4，P+作为源级2，P+作为漏区7，N+作为漏极重掺杂区5，高介电常数材料作为漂移区介质9，SiO2作为绝缘介质13。
由于漂移区介质9的高介电常数材料的电场调整效应，会使得本发明器件漂移区势能分布更加均匀，所以其耐压效果更好。
当器件处于截止状态时，漏区引出线6、栅区8电压为高，源区引出线1接地。此时，沟道区4与漂移区3构成反偏的二极管，源漏电压将被完全加到该二极管两端，其击穿电压决定整个器件的击穿电压。降低漂移区3掺杂浓度可以将该二极管的耗尽区向漂移区3延伸，使大部分反偏电压由较厚的漂移区3承担，可以提高该二极管的击穿电压，从而有效提高器件击穿电压。当栅区8电压低于漏区7电压达到阈值电压时，沟道区4形成沟道，器件导通。漏区引出线6与栅区8电压始终为高，位于晶圆的同一侧，源区引出线1始终接地，位于晶圆的另一侧。
实施例3：
参见图5。本实施例为VDMOS器件，使用P-作为漂移区3，N作为沟道区4，P+作为源级2，P+作为漏区7，N+作为漏极重掺杂区5，高介电常数材料作为漂移区辅助耗尽介质9，SiO2作为绝缘栅介质13。
当器件处于截止状态时，漏区引出线6、栅区8电压为高，源区引出线1接地。此时，沟道区4与漂移区3构成反偏的二极管，源漏电压将被完全加到该二极管两端，其击穿电压决定整个器件的击穿电压。降低漂移区3掺杂浓度可以将该二极管的耗尽区向漂移区3延伸，使大部分反偏电压由较厚的漂移区3承担。本实施例相比实施例2具有更厚的高K介质层，栅区8、高K材料介质9和漂移区3组成MIS电容，可以辅助耗尽漂移区3，从而使漂移区3的掺杂浓度获得提升而不至于影响击穿电压。此外由于高K材料介质9的电场调整效应可以重塑漂移区的电场分布，会使得本发明器件漂移区势能分布更加均匀，从而获得更高的击穿电压。
当栅区8电压低于漏区7电压达到阈值电压时，沟道区4形成沟道，器件导通。漏区引出线6与栅区8电压始终为高，位于晶圆的同一侧，源区引出线1始终接地，位于晶圆的另一侧。
实施例4：
参见图6。本实施例为VDMOS器件，使用P-作为漂移区3，N作为沟道区4，P+作为源级2，P+作为漏区7，N+作为漏极重掺杂区5，高介电常数材料作为漂移区介质9。在漂移区旁边设置有电场优化单元，电场优化单元均采用多晶硅，N-作为高压端14，与高压引出线60接触，高压引出线60直接与漏区引出线6连接，P-作为低压端13，与源级2接触，电场优化单元通过漂移区介质9与漂移区3隔离。
当器件处于截止状态时，漏区引出线6、栅区8电压为高，源区引出线1接地。此时器件漏区所加电压将主要由电场优化单元承担，由于此时电场优化单元的高压端14与低压端13构成反偏的PN结，通过对高压端14与低压端13掺杂浓度的调控，可以使反偏PN结耗尽，这样就使器件的最大电场从分布在漂移区上下两端，优化至分布在PN结上，使得最大电场降低，且电流不会从电场优化单元流过，这样就使得器件获得更高的击穿电压。由于漂移区介质9的高介电常数材料的电场调整效应，会使得本发明器件漂移区势能分布更加均匀，所以其耐压效果更好。
当栅区8电压降低使器件导通时，由于电场优化单元的PN结还是处于反偏状态，漏电流很小，所以该结构几乎不会影响器件的导通特性。
实施例5：
参见图7。本实施例为Superjunction VDMOS器件，使用P作为漂移区P柱区3，N作为漂移区N柱区130，N作为沟道区4，P+作为源级2，P+作为漏区7，N+作为漏极重掺杂区5。
当器件处于截止状态时，漏区引出线6、栅区8电压为高，源区引出线1接地。漂移区P柱区3和漂移区N柱区130形成横向PN结，相比传统VDMOS器件的纵向耗尽电场，在横向也会形成耗尽电场，使器件在纵向击穿前漂移区已完全耗尽。此时漂移区P柱区3的掺杂浓度可以进一步提高而不至于导致击穿电压的降低，因此该结构可以获得更高的击穿电压和更小的导通电阻。
当栅区8电压低于漏区7电压达到阈值电压时，沟道区4形成沟道，器件导通。漏区引出线6与栅区8电压始终为高，位于晶圆的同一侧，源区引出线1始终接地，位于晶圆的另一侧。
实施例6：
如图8所示，包括源区引出线1，源区2，漂移区3，沟道区4，漏极重掺杂区5，漏区7，漏区引出线6，栅区8，栅介质9，横向驱动器件10，低压电路11，高压区12。源区2、漂移区3、漏区7为P型，沟道区4、漏极重掺杂区5为N型。
该器件的典型应用如图8所示，纵向可集成功率器件为P沟道VDMOS，漂移区3为轻掺杂，沟道区4为中等掺杂，源区2、漏区7、漏极重掺杂区5为中高掺杂。漏区引出线6和横向驱动器件10、低压电路11位于晶圆的同一侧，源区引出线1位于晶圆的另一侧，横向驱动器件10位于高压区12和低压电路11之间。由于高压区12的纵向功率器件的漏区引出线6与低压电路11置于晶圆的同一侧，使高压区12的纵向功率器件与低压电路11可以单片集成。
Claims (7)
1.纵向可集成功率器件，包括源区(2)，漂移区(3)，沟道区(4)，漏区(7)，栅区(8)，栅介质(9)，其特征在于，连接漏区(7)的漏极引出线(6)与栅区(8)同处于漂移区(3)的上方，连接源区(2)的源极引出线(1)位于漂移区(3)的下方。
2.如权利要求1所述的纵向可集成功率器件，其特征在于，漏区(7)与栅区(8)同处于漂移区(3)的上方，源区(2)位于漂移区(3)的下方。
3.如权利要求1所述的纵向可集成功率器件，其特征在于，所述栅区(8)和源区(2)之间为栅漂移区，栅漂移区通过栅区介质(9)隔离于漂移区(3)，栅漂移区和源区(2)之间为绝缘介质(41)。
4.如权利要求1所述的纵向可集成功率器件，其特征在于，在栅区(8)和源区(2)之间为介质区(90)，介质区(90)的材料与栅介质(9)相同。
5.如权利要求1所述的纵向可集成功率器件，其特征在于，还包括一个贯穿栅区和漂移区的电场优化单元；电场优化单元一端连接源区，另一端抵达栅区上表面所在的平面；电场优化单元通过栅介质材料与栅区和漂移区隔离；所述电场优化单元包括位于栅区一侧的高压端(14)和位于源区一侧的低压端(13)，高压端(14)和低压端(13)构成反偏的PN结。
6.如权利要求5所述的纵向可集成功率器件，其特征在于，所述高压端(14)为N-材料，所述低压端(13)为P-材料。
7.如权利要求1所述的纵向可集成功率器件，其特征在于，所述漂移区包括位于栅区下方的漂移区P柱区和位于沟道区下方的漂移区N柱区，沟道区为N型材料。
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