CN109979932A - 一种静电放电保护器件 - Google Patents
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Abstract
本发明提供一种静电放电保护器件，包括：基底，所述基底具有第一类型掺杂；位于所述基底的***区域中的第一栅区以及位于所述第一栅区周围的第一体区，所述第一体区具有第二类型掺杂；以及位于所述第一体区内的第一源区，所述第一源区具有第二类型掺杂。本发明提供的静电放电保护器件，能够避免***区域发生不均匀开启，消除了薄弱环节，从而提高了器件的静电放电保护能力，并且结构灵活，可以实现不同电压下的保护。
Description
技术领域
本发明涉及半导体设计与制造工艺，具体而言涉及一种静电放电保护器件。
背景技术
随着集成电路制造工艺水平进入集成电路线宽的深亚微米时代，CMOS工艺特征尺寸不断缩小，晶体管对于高电压和大电流的承受能力不断降低，深亚微米CMOS集成电路更容易遭受到静电冲击而失效，从而造成产品的可靠性下降。
静电放电(Electrostatic Discharge，ESD)是集成电路器件或芯片在制造、生产、组装、测试及运送等过程中产生的一种常见现象。静电放电时会在短时间内产生的大电流，对集成电路产生致命的损伤，是集成电路生产应用中造成失效的重要问题。例如，对于发生在人体上的静电放电现象(HBM)，通常发生在几百个纳秒内，最大的电流峰值可能达到几个安培，其它模式静电放电发生的时间更短，电流也更大。如此大的电流在短时间内通过集成电路，产生的功耗会严重超过其所能承受的最大值，从而对集成电路产生严重的物理损伤并导致其最终失效。
为了解决该问题，在实际应用中主要从环境和电路本身两方面来解决。环境方面，主要是减少静电的产生和及时消除静电，例如，应用不易产生静电的材料、增加环境湿度、操作人员和设备接地等。电路方面，主要是增加集成电路本身的静电放电耐受能力，例如增加额外的静电保护器件或者电路来保护集成电路内部电路不被静电放电损害，但会增加制作成本，不利于器件集成度的提高。
因此，需要对目前的所述ESD器件结构作出改进，有效避免静电放电所造成的集成电路的失效。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了克服目前存在的至少一个问题，提供了一种静电放电保护器件，包括：
基底，所述基底具有第一类型掺杂；
位于所述基底的***区域中的第一栅区以及位于所述第一栅区周围的第一体区，所述第一体区具有第二类型掺杂；以及
位于所述第一体区内的第一源区，所述第一源区具有第二类型掺杂。
示例性地，所述静电放电保护器件还包括：
位于所述基底的内部区域中的第二栅区以及位于所述第二栅区周围的第二体区，所述第二体区具有第二类型掺杂；以及
位于所述第二体区中的第二源区，所述第二源区具有第一类型掺杂。
示例性地，所述第一源区具有的所述第二类型掺杂为重掺杂。
示例性地，所述第二栅区的深度小于或等于所述第一栅区的深度。
示例性地，所述基底包括重掺杂的本体层和位于所述本体层之上的轻掺杂的外延层，所述第一栅区、所述第一体区和所述第一源区位于所述外延层中。
示例性地，所述第一栅区形成于位于所述基底内的第一沟槽中；
所述第二栅区形成于位于所述基底内的第二沟槽中。
示例性地，所述第一沟槽形成于相邻的所述第一体区之间，所述第一体区的深度小于所述第一沟槽的深度。
示例性地，所述第一源区的深度小于所述第一沟槽的深度。
示例性地，所述第二沟槽的深度小于或等于所述第一沟槽的深度。
示例性地，所述基底的内部区域形成有DMOS器件。
本发明提供的静电放电保护器件，能够避免***区域发生不均匀开启，消除了薄弱环节，从而提高了器件的静电放电保护能力，并且结构灵活，可以实现不同电压下的保护。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为现有的静电放电保护器件的示意性剖面图；
图2为现有的静电放电保护器件的等效电路图；
图3为根据本发明一实施例的静电放电保护器件的示意性剖面图；
图4为根据本发明一实施例的静电放电保护器件的等效电路图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
静电放电(Electrostatic Discharge，ESD)是集成电路器件或芯片在制造、生产、组装、测试及运送等过程中产生的一种常见现象。静电放电时会在短时间内产生的大电流，对集成电路产生致命的损伤，是集成电路生产应用中造成失效的重要问题。
双扩散金属氧化物半导体场效应管(double-diffused MOSFET，DMOS)本身电流能力强，其ESD能力一直被忽略。DMOS主要有两种类型，即垂直双扩散金属氧化物半导体场效应管(vertical double-diffused MOSFET，VDMOS)和横向双扩散金属氧化物半导体场效应管(lateral double-diffused MOSFET，LDMOS)。VDMOS晶体管又包括沟槽型双扩散晶体管(TDMOS)，具体地，如图1所示，TDMOS晶体管的源极101和漏极102分别位于半导体衬底的两面，通常其源极101位于衬底正面，漏极102位于衬底背面，而栅极103形成于在源和漏之间延伸的沟槽中，以形成垂直的沟道。TDMOS晶体管相比普通的DMOS晶体管结构对电流的限制更少，从而提供了较低的导通电阻值。
采用DMOS作为静电保护器件时，其***区域易发生失效。申请人经研究发现，失效的原因如下：一般来说，考虑到***可靠性的原因，***区域DMOS晶体管的沟槽都会做的比内部区域深，此处电场强度在整个器件中最强。图2为现有的静电放电保护器件的等效电路图，其中示出了器件的静电放电保护能力最脆弱的模式，此时源极电位抬起，DMOS处于深度关断状态，DMOS的静电放电保护能力被限制在漏极和栅极之间，使得此处电场强度变高，而又由于***区域DMOS晶体管的沟槽处电场强度在整个器件中最强，就进一步导致此处电场强度过高，造成NPN的不均匀开启，从而在图1圆圈所示的位置处(即图2所示的薄弱位置处)发生失效。除此之外，即使***DMOS晶体管与内部DMOS晶体管的栅区沟槽深度相等，外界条件的突变也会引起该位置处NPN的不均匀开启而造成失效。
为了解决上述至少一个技术问题，本发明提出一种静电放电保护器件，包括：基底，所述基底具有第一类型掺杂；位于所述基底的***区域中的第一栅区以及位于所述第一栅区周围的第一体区，所述第一体区具有第二类型掺杂；以及位于所述第一体区内的第一源区，所述第一源区具有第二类型掺杂。
所述静电放电保护器件还包括：位于所述基底的内部区域中的第二栅区以及位于所述第二栅区周围的第二体区，所述第二体区具有第二类型掺杂；以及位于所述第二体区中的第二源区，所述第二源区具有第一类型掺杂。所述第二栅区的深度小于或等于所述第一栅区的深度。
所述基底包括重掺杂的本体层和位于所述本体层之上的轻掺杂的外延层，所述第一栅区、所述第一体区和所述第一源区位于所述外延层中。
所述第一栅区形成于位于所述基底内的第一沟槽中。所述第二栅区形成于位于所述基底内的第二沟槽中。所述第一沟槽形成于相邻的所述第一体区之间，所述第一体区的深度小于所述第一沟槽的深度。所述第一源区的深度小于所述第一沟槽的深度。所述第二沟槽的深度小于或等于所述第一沟槽的深度。
所述基底的内部区域形成有DMOS器件。
本发明提供的静电放电保护器件，能够避免***区域发生不均匀开启，消除了薄弱环节，从而提高了器件的静电放电保护能力，并且结构灵活，可以实现不同电压下的保护。
[示例性实施例]
下面参考图3和图4对本发明一实施例的静电放电保护器件的结构进行详细说明。
本发明提供静电放电保护器件，包括基底，所述基底具有第一类型掺杂；位于所述基底的***区域中的第一栅区以及位于所述第一栅区周围的第一体区，所述第一体区具有第二类型掺杂；以及位于所述第一体区内的第一源区，所述第一源区具有第二类型掺杂。
所述静电放电保护器件通过改变***区域源区的掺杂类型，抑制NPN或PNP的不均匀开启，消除了易发生失效的薄弱环节，从而提高了器件的静电保护能力。
在本实施例中，所述第一类型掺杂为N型掺杂，所述第二类型掺杂为P型掺杂；在另一实施例中，所述第一类型掺杂为P型掺杂，所述第二类型掺杂为N型掺杂。其中，P型掺杂的主要掺杂元素为三价掺杂剂中的一种或多种，例如硼，N型掺杂的主要掺杂元素为五价掺杂剂中的一种或多种，例如磷或砷。
下面，结合图3，以所述第一类型掺杂为N型掺杂，所述第二类型掺杂为P型掺杂来详细介绍所述静电放电保护器件的结构。
具体地，所述静电放电保护器件包括具有N型掺杂的基底，所述基底包括重掺杂的本体层301和位于所述本体层301之上的轻掺杂的外延层302。
其中，所述基底可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以包括混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合；也可以是绝缘体上硅(SOI)等。此外，所述基底还可以包括其它的材料，例如外延层或埋氧层的多层结构。虽然在此描述了可以形成基底的材料的几个示例，但是可以作为半导体基底的任何材料均落入本发明的范围内。
本实施例中的本体层301可为硅衬底，外延层302可为采用CVD(化学气相沉积)等工艺在本体层301上一次性生长的轻掺杂的外延层，外延层302的厚度可按照器件的具体应用要求确定，结构可以灵活调整。
所述本体层301具有N型重掺杂，其作为器件的共同源区；所述外延层302具有N型轻掺杂。具体的本体层301和外延层302的掺杂浓度与现有技术中的掺杂浓度相同，在此不再一一赘述。
在所述基底的***区域中形成有第一栅区303，以及位于所述第一栅区303周围的第一体区304，所述第一体区304中形成有第一源区305。其中，所述第一体区304具有第二类型掺杂，所述第一源区305具有第二类型掺杂。本实施例中，所述第一体区304和所述第一源区305均具有P型掺杂。
作为示例，所述第一栅区303形成于位于所述基底内的第一沟槽306中，所述第一沟槽306的深度小于所述外延层302的厚度。示例性地，可首先刻蚀所述外延层302以形成第一沟槽306；形成第一沟槽306之后，可采用热氧化或CVD、PECVD等方法在第一沟槽306的内壁形成栅介质层，其中，栅介质层材料可为SrTiO3、HfO2、ZrO2、氧化硅中的一种或任意组合；最后在第一沟槽306内填充栅区材料，本实施例中所填充的栅区材料为多晶硅。
第一沟槽306形成于相邻的第一体区304之间，其深度大于第一体区304的深度。所述第一体区具有P型掺杂。示例性地，首先通过光刻工艺定义出第一体区304的位置，接着采用离子注入工艺在第一栅区303周围注入P型掺杂离子，以形成所述第一体区304。其中注入的P型离子可以为硼离子，剂量可以为1.0E13-1.0E15/cm2，能量可以为50-120KEV，然后进行离子激活，离子激活的温度可以为800～1000度，离子激活的时间可以为20-60分钟。
在第一体区304中形成有第一源区305，所述第一源区305具有P型重掺杂。本实施例中，可采用离子注入工艺在衬底中注入P型离子，以形成所述第一源区305。其中注入的P型离子可以为硼离子，注入的剂量可以为1.0E15-1.0E16/cm2，能量可以为50-120KEV。
在本实施例中，通过将***区域的第一源区305的掺杂离子由N型改变为P型，P型掺杂的第一源区305与N型掺杂的基底构成二极管，如图4所示，因而即使较深的第一栅区303和漏区之间电场强度过高或受到外界干扰，也无法形成由N型掺杂的源区、P型掺杂的体区和N型掺杂的基底所构成的的NPN型寄生晶体管的不均匀开启。
在其他实施例中，当所述第一类型掺杂为P型掺杂，所述第二类型掺杂为N型掺杂时，将***区域的第一源区305的掺杂离子由P型改变为N型，则可以避免由于第一栅区303和漏区之间电场强度过高而形成的PNP的不均匀开启，从而消除了易发生失效的薄弱环节。
在本实施例中，在所述基底位于所述***区域内侧的内部区域中还形成有若干DMOS器件，具体包括：第二栅区307，以及位于所述第二栅区307周围的第二体区308，所述第二体区308中形成有第二源区309。本实施例中，所述第二栅区307的深度小于所述第一栅区303的深度。在其他实施例中，所述第二栅区307的深度也可以与所述第一栅区303的深度相等，结构灵活，可以实现不同电压下的保护。
由于位于内部区域的所述第二栅区307的底部并非易发生失效的位置，因而所述第二体区308具有第二类型掺杂，所述第二源区309具有第一类型掺杂。本实施例中，所述第二体区308具有P型掺杂，所述第二源区309具有N型掺杂。
作为示例，所述第二栅区307形成于位于所述基底内的第二沟槽310中。在本实施例中，所述第二沟槽310的深度小于所述第一沟槽306的深度。在其他实施例中，所述第二沟槽310的深度也可以与所述第一沟槽306的深度相等。所述第二沟槽310可与第一沟槽306在同一道工序中形成。
第二体区308形成于第二栅区307周围，所述第二体区具有P型掺杂。所述第二体区308可与第一体区304在同一道工序中形成，其掺杂浓度也可与第一体区304相同。
在第二体区308中形成有第二源区309，所述第二源区309具有N型重掺杂。可采用离子注入工艺在衬底中注入N型掺杂离子，以形成第二源区309。其中注入的N型离子可以为磷或砷，注入的剂量可以为1.0E15-1.0E16/cm2，能量可以为50-120KEV。
本发明所提供的静电放电保护器件通过改变***区域源区的掺杂类型，抑制NPN或PNP的不均匀开启，消除了易发生失效的薄弱环节，从而提高了器件的静电保护能力。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种静电放电保护器件，其特征在于，所述静电放电保护器件包括：
基底，所述基底具有第一类型掺杂；
位于所述基底的***区域中的第一栅区以及位于所述第一栅区周围的第一体区，所述第一体区具有第二类型掺杂；以及
位于所述第一体区内的第一源区，所述第一源区具有第二类型掺杂。
2.根据权利要求1所述的静电放电保护器件，其特征在于，所述静电放电保护器件还包括：
位于所述基底的内部区域中的第二栅区以及位于所述第二栅区周围的第二体区，所述第二体区具有第二类型掺杂；以及
位于所述第二体区中的第二源区，所述第二源区具有第一类型掺杂。
3.根据权利要求1所述的静电放电保护器件，其特征在于，所述第一源区具有的所述第二类型掺杂为重掺杂。
4.根据权利要求2所述的静电放电保护器件，其特征在于，所述第二栅区的深度小于或等于所述第一栅区的深度。
5.根据权利要求1所述的静电放电保护器件，其特征在于，所述基底包括重掺杂的本体层和位于所述本体层之上的轻掺杂的外延层，所述第一栅区、所述第一体区和所述第一源区位于所述外延层中。
6.根据权利要求2所述的静电放电保护器件，其特征在于，所述第一栅区形成于位于所述基底内的第一沟槽中，所述第二栅区形成于位于所述基底内的第二沟槽中。
7.根据权利要求6所述的静电放电保护器件，其特征在于，所述第一沟槽形成于相邻的所述第一体区之间，所述第一体区的深度小于所述第一沟槽的深度。
8.根据权利要求6所述的静电放电保护器件，其特征在于，所述第一源区的深度小于所述第一沟槽的深度。
9.根据权利要求6所述的静电放电保护器件，其特征在于，所述第二沟槽的深度小于或等于所述第一沟槽的深度。
10.根据权利要求2所述的静电放电保护器件，其特征在于，所述基底的内部区域形成有DMOS器件。
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