CN1099762C - 逻辑电路 - Google Patents
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Abstract
一种具有至少一个第一输入端和一个第一输出端的逻辑电路，它包含至少一个第一和一个第二电子-波Y-分支开关(2，3)，每一个电子-波Y-分支开关具有源极(S2，S3)，第一漏极(D2′，D3′)，第二漏极(D2″，D3″)，和至少一个用于开关第一漏极和第二漏极(D2′，D3′；D2″，D3″)之间的源电流(IDD)的第一栅极(G2，G3)。将第一和所述第二Y-分支开关(2，3)的源极(S2，S3)分别连接到高电压源和低电压源。第一和第二Y-分支开关(2，3)的第一栅极(G2，G3)互连，在第一栅极(G2，G3)之间的互连点构成第一输入端，第一Y-分支开关(2)的第一漏极(D2′)连接到第二Y-分支开关(3)的第二漏极(D3″)，第一Y-分支开关(2)的第二漏极(D2″)连接到第二Y-分支开关(3)的第一漏极(D3′)。在第一Y-分支开关(2)的第二漏极(D2″)与第二Y-分支开关(3)的第一漏极(D3′)之间的互连点构成所述第一输出端。
Description
技术领域
本发明涉及一种具有至少一个输入端和输出端的逻辑电路。
发明背景
长时间以来，晶体管在数字电子学中一直占着支配地位。主要通过减小设备的尺寸，它可以将封装密度与速度提高几个数量级。然而，随着设备尺寸的减小，一些可能将对晶体管引起一些问题的新现象将变得重要，不过，这些新现象也为新型设备开辟了可能性。
当设备尺寸减小到低于非弹性与弹性散射长度，则进入弹道区域，这时普通的漂移/扩散模型就不适用了。相反，电子是以直线方式前进，并且是象光波一样被反射和折射。因此，当导线宽度接近于电子波长(在半导体中为几十nm)时，电线必须被看成与光纤同类的波导。由Thomas Palm和Lars Thylen所著，发表于Appl/Phys.Lett.60(2)，13 January 1992，p237-239的i.a“Amalysis of anelectron-wave Y-branch switch″，和US-A-5,367,274，揭示了一种被称为电子波导所构成的电子-波Y-分支开关。由以上公开文献显而易见，Y-分支开关是在于模态渐进的，并单调响应于变化的栅电压。通过产生垂直于分支波导的电场，可以使电子以最高的静电势进入分支。
Y-分支开关比场效应晶体管(FET)的一个优越之处是它具有另外的功能，其中之一是它在两个输出之间切换电流，而不是开或关电流。
另一个优点是用于低电压操作的电势。与FET不同，Y-分支不要求开关电压高于热限电压KBT/e，这里KB是玻尔兹曼常数。(见“Quantum interference devices and field-effect transistors：A switchenergy comparison″，T.Paim，L.Thylen，O.Nilsson，和C.Svensson所著，发表于J.Appl.Phys.，Vol.74，NO.1，pp.687-694，1993)
发明内容
本发明的目的是使用电子-波Y-分支开关设计逻辑电路。
根据本发明，此目的由权利要求中的逻辑电路所获得。
附图说明
下面将参照附图对本发明的逻辑电路进行更详细地描述。
图1为反相器的第一实施例，
图2a为反相器的第二实施例，
图2b为逻辑隐门的第一实施例，
图2c为与非门的第一实施例，
图2d为或非门的第一实施例，
图3为反相器的第三实施例，
图4为与非门的第二实施例，
图5为或非门的第二实施例，
图6为一个实现逻辑判断功能的门的第二实施例。
具体实施方式
图1为一个根据本发明的反相器的第一实施例。
图1中的反相器包含一个具有源极S1的电子-波Y-分支开关1，采用源极S1以连接高电压源VDD，第一漏极D1′，第二漏极D1″，和栅极G1。栅极G1构成反相器的输入端，并用来根据输入信号VG在第一漏极D1′和第二漏极D1″之间开关源电流IDD。第一漏极D1′与电阻R1′串联连接到低电压源，低电压源在该实施例中-就是地。与电阻R1′相同，第二漏极D1″与电阻R1″串联连接到同一低电压源，即地。在所示实施例中，反相器的输出端是第二漏极D1″与电阻R1″的互连点。
当栅极G1上的输入信号VG为低时，源极S1将连接到漏极D1″，将输出电压Vout上拉到高电压源VDD′。当输入信号VG为高，源S1将经电阻R1′连接到地，同时电阻R1″将确保输出电压Vout降至低电压。
根据本发明的反相器的另一个实施例示于图3。
根据图3的反相器包含与图1所示的Y-分支开关相同的第一电子-波Y-分支开关2和第二电子-波Y-分支开关3。因而，图3所示的Y-分支开关2和3中每一个分别包含源极S2和S3，第一漏极D2′和D3′，第二漏极D2″和D3″，以及栅极G2和G3。
Y-分支开关2和3的源S2和S3分别连接到高电压源VDD和低电压源，例如地。
根据本发明，开关2的栅极G2与开关3的栅极G3互连，互连点构成根据图3的反相器的输入端口，向此端口提供输入信号VG。
开关2的漏极D2′连接到开关3的漏极D3″，同时开关2的漏极D2″连接到开关3的漏极D3″。漏极D2″和漏极D3′之间的互连点构成如Vout所示的反相器的输出端。
在根据图3的反相器中，当输入信号VG为高，开关3将输出端Vout连接到地，同时开关2将在漏极D2′和D3″之间的互连点Va连接到VDD。当输入信号VG变低，相反地，Vout将连接到VDD，而Va将连接到地。因而，电流将仅在切换期间流过栅极，这种特性与互补金属-氧化物半导体(CMOSs)相类似。
根据图1的反相器与NMOS类似，而图3中的反相器与CMOS类似。关于FETs，NMOS已大部分被CMOS取代，由于相同的原因，根据图3的反相器比根据图1的反相器更优选。
图4为包含两个图3中所示的那类反相器的与非门的实施例。如同图3中，图4中的每个反相器分别包含两个Y-分支开关4和5，与6和7。开关4，5，6，7中每一个分别包含一个源S4，S5，S6和S7，分别包含一个第一漏极D4′，D5′，D6′，D7′，分别包含一个第二漏极D4″，D5″，D6″和D7″，分别包含一个栅极G4，G5，G6和G7。
参照图4，开关4的漏极D4″和开关5的漏极D5″之间的互连点被连接到开关7的源S7。开关6的漏极D6″和开关7的漏极D7′之间的互连点构成图4中的与非门的实施例的输出。开关4和6的源S4和S6分别都被连接到一个高电压源VDD，同时开关5的源被连接到图3所示的地。
包含开关4和5的左边的反相器由连接到栅极G4和G5的输入栅电压VG1所控制，并向右边的反相器的开关7的源极S7提供电压Vb。在右边的反相器中，一个输入栅电压VG2控制输出电压Vout是VDD或是Vb。只有在栅电压VG1和VG2都是逻辑电压时，输出将被连接到地。
图5显示了一种还包括图3中所示类型的两个反相器的或非门的实施例。如同图3中，图4中每一个反相器分别包括两个Y-分支开关8和9，与10和11。开关8，9，10和11中每一个分别包含一个源S8，S9，S10和S11，分别包含第一漏极D8′，D9′，D10′和D11′，分别包含第二漏极D8″，D9″，D10″和D11″，分别包含一个栅极G8，G9，G10和G11。
图5中的或非门与图4中的与非门之间的唯一区别是开关10的源S10连接在开关8的第二漏极D8″与开关9的第一D9′之间的互连点上，同时，开关11的源S11连接到地。
图6显示了一个门的实施例，它基于图3中的反相器，即具有两个分别包含一个源S12和S13，分别包含一个第一漏极D12′和D13′，分别包含一个第二漏极D12″和D13″，分别包含一个栅极G12′和G12″，与G13′和G13″的Y-分支开关12和13，可完成逻辑判断功能。漏极D12′和漏极D13′之间的互连点构成门电压VG1的第一输入端，同时，漏极D12″和漏极D13″之间的互连点构成门电压电压VG2的第二输入端。
图6所示的逻辑判断门产生输出Va＝VG1“与”VG2非和Vout＝VG2“或”VG1非，即同时产生两个互补的输出。这相对于图5中的与非门在一种非普通逻辑基本功能价位上提供了两倍的降低因子。
图6所示的逻辑判断门要求两个门12和13分别为非对称的，如漏极D12″和D13″的较粗线所示。粗线表示当在两个门的栅极电压VG1和VG2相等时，电流将流入“粗线″漏极。因此，如果VG2≥VG1，Y-分支开关12将把源S12连接到漏极D12″，Y-分支开关13将把源S13连接到漏极D13″。如果VG2＜VG1，源极S12将连接到漏极D2′，源极S13将连接到漏极D13′。
可利用单个Y-分支14与如图2a所示，用作输入端的门G14一起构成反相器的较小版本。Y-分支的两个漏极D14′和D14″分别连接到低和高电压源，同时，源S14用作输出端。
对于相位-相干传输，当Y-分支14被偏置，即当VG1＝0或1时，在漏极D14′和D14″之间没有电流流过。只有在取中间值时，即在开关切换期间，VDD和地之间有个直流。
根据图2a的反相器将比图1和3中的反相器对于非弹性用散射更灵敏，因为散射将在漏极D14′和D14″之间引起电流泄漏。在图2a的反相器中这将导致更大的功率损耗。
基于图2a的反相器，图2b显示一个完成逻辑判断的门的实施例，它只需要一单个Y-分支开关15。该Y-分支开关的两个漏极D15′和D15″分别连接到低电压源、地、高电压源VDD，同时，源S15用作输出端。在此实施例中提供门G15′和G15″，并分别为门G15′和G15″提供门电压VG1和VG2。然后产生输出Vout＝VG1“或”VG2非。如同图6中的逻辑判断门，图2b中的Y-分支开关15是非对称的，即，如果VG1≥VG2，则源极S15连接到漏极D15′，如果VG1＜Vg2，则源极S15连接到漏极D15″。
图2c显示了在于图2a的反相器与图2b中的逻辑判断门的组合的与非门的实施例。
图2c中显示的是，与非门包含一个电子-波Y-分支开关16，该开关有源极S16，第一漏极D16′，第二漏极D16″，和构成与非的第一输入端的栅极G16。并将第一漏极D16′和第二漏极D16″分别连接到低电压源和高电压源，同时，源极S15连接到第二电子-波Y-分支开关17的第二栅极G17″，它的第一个栅极G17′成为与非门的第二个输入端。第二电子-波Y-分支开关17的第一漏极D1′与第二漏极D1″分别连接到低电压源和高电压源，同时，电子-波Y-分支开关17的源极S17成为与非门的输出端。
图2d显示了一个也基于图2a的反相器与图2b中的逻辑判断门的组合的或非门的实施例。
图2d中显示的是，或非门包含一个具有源极S18，第一漏极D18′，第二漏极D18″，和作为或非门的第一输入端的栅极G18的电子-波Y-分支开关18。并将第一漏极D18′和第二漏极D18″分别连接到低电压源和高电压源，同时，源极S18连接到电子-波Y-分支开关19的第一栅极G19″，它的第二个栅极G19″成为或非门的第二个输入端。电子-波Y-分支开关19的第一漏极D19′与第二漏极D19″分别连接到高电压源和低电压源，同时，电子-波Y-分支开关19的源S19构成或非门的输出端。
在上述所有的门中，在Y-分支中要求相位-相干传输以确保正确的操作。此要求在上述的US-A-5,367,274中是显而易见的。另外，无论何时形成导体的闭合环，例如在图3中(也可在图4-6中)两个Y-分支开关2和3之间，最主要的是要在此环中某处打破相位-相干。
采用相位-相干传输，此环可表现为一个Aharonov-Bohm干涉仪(“Proposed structure for large quantum interference effects”，S.Datta，M.R.Melloch，S.Bandyopadhyay，M.S.Lundstrom，Appl.Phys.Lett.，vol.48，No.7，p.487，1986.)，在此连接中，这是所不希望的表现。对应变化了的门电压，此干涉仪将增加振荡的不可控制性。
采用目前的制造技术，如图3中的环的路径-长度比确保将无Aharonov-Bohm振荡产生的电子非弹性平均自由路径长很多。如果更好的制造技术允许电子的平均自由路径变得可与环的路径-长度相比拟，则必须在环的某处***一个特殊结构。此结构具有产生非弹性散射的目的，可只包括一片性能较低的半导体。
根据本发明的逻辑电路允许高于现有设备的集成度。较低的工作电压也将降低功率耗散，这通常是集成电子学的一个限制因数。
Claims (9)
1.一种具有至少一个第一输入端和至少一个第一输出端的逻辑电路，其特征在于，
-包含至少一个第一和一个第二电子-波Y-分支开关(2，3)，每一个电子-波Y-分支开关具有源极(S2，S3)，第一漏极(D2′，D3′)，第二漏极(D2″，D3″)，和至少一个用于开关第一漏极和第二漏极(D2′，D3′；D2″，D3″)之间的源电流(IDD)的第一栅极(G2，G3)，
-将第一和第二Y-分支开关(2，3)的源(S2，S3)分别连接到高电压源和低电压源，
-第一和第二Y-分支开关(2，3)的第一栅极(G2，G3)互连，在第一栅极(G2，G3)之间的互连点构成第一输入端，
-第一Y-分支开关(2)的第一漏极(D2′)连接到第二Y-分支开关(3)的第二漏极(D3″)，和
-第一Y-分支开关(2)的第二漏极(D2″)连接到第二Y-分支开关(3)的第一漏极(D3′)，在第一Y-分支开关(2)的第二漏极(D2″)与第二Y-分支开关(3)的第一漏极(D3′)之间的互连点构成所述第一输出端。
2.根据权利要求1的逻辑电路，其特征在于，
-第一输出端连接到第三Y-分支开关(7)的源极(S7)，
-第三Y-分支开关(7)的第一漏极(D7′)连接到第四Y-分支开关(6)的第二漏极(D6″)，在第三Y-分支开关(7)的第一漏极(D7′)与第四Y-分支开关(6)的第二漏极(D6″)之间的互连点构成所述第二输出端，
-第三Y-分支开关(7)的第二漏极(D7″)连接到第四Y-分支开关(6)的第一漏极(D6′)，
-第三和第四Y-分支开关(7，6)的第一栅极(G7，G6)互连，在第一栅极(G7，G6)之间的互连点构成所述第二输入端，和-将第四Y-分支(6)的源极(S6)连接到高电压源。
3.根据权利要求1的逻辑电路，其特征在于，
-第一输出端连接到第五Y-分支开关(10)的源极(S10)，
-第五Y-分支开关(10)的第二漏极(D10″)连接到第六Y-分支开关(11)的第一漏极(D11″)，在第五Y-分支开关(7)的第二漏极(D10″)与第六Y-分支开关(11)的第一漏极(D11′)之间的互连点构成第二输出端，
-第五Y-分支开关(10)的第一漏极(D10′)连接到第六Y-分支开关(11)的第二漏极(D11″)，
-第五和第六Y-分支开关(10，11)的第一栅极(G10，G11)互连，在第一栅极(G10，G11)之间的互连点构成第二输入端，和-将第六Y-分支(11)的源(S11)连接到低电压源。
4.根据权利要求1的逻辑电路，其特征在于，
-每一对第一和第二电子-波Y-分支开关(12，13)都具有第二栅极(G12″，G13″)，
-所述第二栅极(G12″，G13″)互连，在第二栅极(G12″，G13″)之间的互连点构成第二输入端。
5.一种具有至少一个输入端和一个输出端的逻辑电路，其特征在于
-它包含一个电子-波Y-分支开关(14)，该电子-波Y-分支开关(14)具有源极(S14)，第一漏极(D14′)，第二漏极(D14″)，和构成第一输入端的栅极(G14)，
-将第一漏极(D14′)和第二漏极(D14″)分别连接到低电压源和高电压源，和
-源(S14)构成所述输出端。
6.根据权利要求5的逻辑电路，其特征在于，它包括构成第二输入端的第二栅极(G15″)。
7.根据权利要求5的逻辑电路，其特征在于，
-将源极(S16)连接到第二电子-波Y-分支开关(17)的第二栅极(G17″)，此第二电子-波Y-分支开关(17)的第一栅极(G17′)构成第二输入端，
-将所述第二电子-波Y-分支开关(17)的第一漏极(D17′)和第二漏极(D17″)分别连接到低电压源和高电压源，和
-第二电子-波Y-分支开关(17)的源极(S17)构成输出端。
8.根据权利要求5的逻辑电路，其特征在于，
-将源极(S18)连接到第三电子-波Y-分支开关(19)的第一栅极(G19′)，此第三电子-波Y-分支开关(19)的第二栅极(G19″)构成第二输入端，
-将第三电子-波Y-分支开关(19)的第一漏极(D19′)和第二漏极(D19″)分别连接到高电压源和低电压源，和
-第三电子-波Y-分支开关(19)的源极(S19)构成输出端。
9.一种具有一个输入端和一个输出的逻辑电路，其特征在于，
-它包含一个第一电子-波Y-分支开关(1)，此电子-波Y-分支开关具有源极(S1)，第一漏极(D1′)，第二漏极(D1″)，和构成输入端用于开关第一和第二漏极(D1′；D1″)之间的源电流(IDD)的栅极(G1)，
-将源极(S1)连接到高电压源VDD，和
-第一漏极(D1′)与第一电阻(R1′)串联以及第二漏极(D1″)与第二电阻(R1″)串联连接到低电压源，在第二漏极(D1″)与第二电阻(R1″)之间的互连点构成输出端。
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