CN109950206A - 制造半导体装置的方法 - Google Patents

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Abstract

提供了一种用于制造半导体装置的方法，所述方法包括：对基底执行第一离子注入工艺以在基底中形成下掺杂区域；对具有下掺杂区域的基底进行图案化以形成有源图案；对有源图案执行第二离子注入工艺以在有源图案中的每个的上部中形成上掺杂区域。下掺杂区域和上掺杂区域具有相同的导电类型。

Description

制造半导体装置的方法
本申请要求于2017年12月21日在韩国知识产权局提交的第10-2017-0177169号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
发明构思的实施例涉及用于制造半导体装置的方法，更具体地，涉及用于制造包括场效应晶体管的半导体装置的方法。
背景技术
半导体装置因其小尺寸、多功能特性和/或低制造成本而在电子工业中被广泛应用。半导体装置的示例包括：存储逻辑数据的半导体存储器装置、处理逻辑数据的半导体逻辑装置以及具有半导体存储器装置的功能和半导体逻辑装置的功能二者的混合半导体装置。随着电子工业的发展，越来越需要具有优异特性的半导体装置。例如，已经越来越需要高可靠性、高速度和/或多功能的半导体装置。为了满足这些需要，半导体装置已经高度集成，并且半导体装置的结构已经变得越来越复杂。
发明内容
发明构思的实施例可以提供一种用于制造半导体装置的方法，所述方法能够防止工艺缺陷和/或改善半导体装置的电特性。
在发明构思的一方面，用于制造半导体装置的方法可以包括：对基底执行第一离子注入工艺以在基底中形成下掺杂区域；对具有下掺杂区域的基底进行图案化以形成有源图案；对有源图案执行第二离子注入工艺以在有源图案中的每个的上部形成上掺杂区域。下掺杂区域和上掺杂区域可以具有相同的导电类型。
在发明构思的一方面，用于制造半导体装置的方法可以包括：对基底执行第一离子注入工艺；在基底上形成掩模图案；将掩模图案用作蚀刻掩模对基底进行蚀刻以形成沟槽；在沟槽中形成器件隔离层；对基底执行第二离子注入工艺。可以以比第二离子注入工艺的功率高的功率来执行第一离子注入工艺。
在发明构思的一方面，用于制造半导体装置的方法可以包括：在基底的第一区域中形成第一下掺杂区域；对具有第一下掺杂区域的第一区域进行图案化以形成第一有源图案；在第一有源图案中的对应的第一有源图案的上部中形成第一上掺杂区域；在第一有源图案中的对应的第一有源图案的上部中形成第一源极/漏极图案。所述第一源极/漏极图案的导电类型可以不同于所述第一上掺杂区域的导电类型。
附图说明
考虑到附图和所附的详细描述，发明构思将变得更加清楚。
图1是示出根据发明构思的一些实施例的半导体装置的平面图。
图2A、图2B、图2C和图2D是分别沿着图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。
图3、图5、图7、图9、图11和图13是示出根据发明构思的一些实施例的用于制造半导体装置的方法的平面图。
图4A、图6A、图8A、图10A、图12A和图14A分别是沿图3、图5、图7、图9、图11和图13的线A-A'截取的剖视图。
图4B、图6B、图8B、图10B、图12B和图14B分别是沿图3、图5、图7、图9、图11和图13的线B-B'截取的剖视图。
图4C、图6C、图8C、图10C、图12C和图14C分别是沿图3、图5、图7、图9、图11和图13的线C-C'截取的剖视图。
图10D、图12D和图14D分别是沿图9、图11和图13的线D-D'截取的剖视图。
图15是示出根据发明构思的一些实施例的离子注入工艺的工艺流程图。
图16A和图16B是示出与根据发明构思的一些实施例的制造方法不同的第一对比示例的剖视图。
图17A和图17B是示出与根据发明构思的一些实施例的制造方法不同的第二对比示例的剖视图。
图18A、图18B和图18C分别是沿图7的线A-A'、线B-B'和线C-C'截取的剖视图以示出根据发明构思的一些实施例的用于制造半导体装置的方法。
图19A、图19B和图19C分别是沿图3的线A-A'、线B-B'和线C-C'截取的剖视图以示出根据发明构思的一些实施例的用于制造半导体装置的方法。
具体实施方式
图1是示出根据发明构思的一些实施例的半导体装置的平面图。图2A、图2B、图2C和图2D是分别沿着图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。
参照图1以及图2A至图2D，器件隔离层ST可以设置在基底100上。器件隔离层ST可以限定PMOSFET区域PR和NMOSFET区域NR。基底100可以是包括硅、锗或硅锗的半导体基底或者可以是化合物半导体基底。在一些实施例中，基底100可以是硅基底。器件隔离层ST可以包括诸如氧化硅层的绝缘材料。
PMOSFET区域PR和NMOSFET区域NR可以在第一方向D1上彼此分隔开，并且器件隔离层ST置于其间。第一方向D1可以平行于基底100的顶表面。PMOSFET区域PR和NMOSFET区域NR可以在与第一方向D1交叉的第二方向D2上延伸。即使未在图中示出，PMOSFET区域PR与NMOSFET区域NR之间的器件隔离层ST可以比随后将要描述的有源图案AP1和AP2之间的器件隔离层ST深。
在一些实施例中，PMOSFET区域PR和NMOSFET区域NR可以是逻辑单元区域，在该逻辑单元区域上设置有构成半导体装置的逻辑电路的逻辑晶体管。例如，构成处理器核或输入/输出(I/O)端子的逻辑晶体管可以设置在基底100的逻辑单元区域上。PMOSFET区域PR和NMOSFET区域NR可以包括上述的逻辑晶体管中的一些。
在某些实施例中，PMOSFET区域PR和NMOSFET区域NR可以构成用于存储逻辑数据的存储器单元区域。例如，构成多个静态随机存取存储器(SRAM)单元的存储器单元晶体管可以设置在基底100的存储器单元区域上。PMOSFET区域PR和NMOSFET区域NR可以包括上述的存储器单元晶体管中的一些。然而，发明构思的实施例不限于此。
在第二方向D2上延伸的多个第一有源图案AP1可以设置在PMOSFET区域PR上，在第二方向D2上延伸的多个第二有源图案AP2可以设置在NMOSFET区域NR上。第一有源图案AP1和第二有源图案AP2可以是基底100的从基底100的顶表面突出(例如，沿着与第一方向D1和第二方向D2交叉的第三方向D3突出)的部分。第一有源图案AP1和第二有源图案AP2可以沿着第一方向D1布置。
第一沟槽TR1可以限定在彼此相邻的第一有源图案AP1之间，第二沟槽TR2可以限定在彼此相邻的第二有源图案AP2之间。器件隔离层ST可以位于第一沟槽TR1和第二沟槽TR2内(例如，填充第一沟槽TR1和第二沟槽TR2)。器件隔离层ST可以限定第一有源图案AP1和第二有源图案AP2。器件隔离层ST可以位于第一有源图案AP1和第二有源图案AP2的下部的侧壁上(例如，覆盖第一有源图案AP1和第二有源图案AP2的下部的侧壁)。在一些实施例中，器件隔离层ST可以直接接触第一有源图案AP1和第二有源图案AP2的下部的侧壁。在PMOSFET区域PR上示出了三个第一有源图案AP1，在NMOSFET区域NR上示出了三个第二有源图案AP2。然而，发明构思的实施例不限于此。
第一有源图案AP1和第二有源图案AP2的上部可以比器件隔离层ST的顶表面高。第一有源图案AP1和第二有源图案AP2的上部可以从器件隔离层ST竖直地突出。第一有源图案AP1和第二有源图案AP2的上部可以具有从器件隔离层ST突出(例如，沿着第三方向D3突出)的鳍形状。
PMOSFET区域PR可以包括第一下掺杂区域LDR1和位于第一下掺杂区域LDR1上的第一上掺杂区域UDR1。第一下掺杂区域LDR1可以包括第一深阱区域DW1和位于第一深阱区域DW1上(例如，顺序堆叠)的第一浅阱区域SW1。第一上掺杂区域UDR1可以包括第一抗穿通区域APT1和位于第一抗穿通区域APT1上(例如，顺序堆叠)的第一沟道区域CH1。
第一深阱区域DW1可以设置在位于第一有源图案AP1下方的基底100中。第一浅阱区域SW1可以从第一深阱区域DW1延伸到第一有源图案AP1中的每个的下部中。第一抗穿通区域APT1可以从第一浅阱区域SW1延伸到第一有源图案AP1中的每个的上部中。第一抗穿通区域APT1的上部可以比器件隔离层ST的顶表面高(见图2C)。第一抗穿通区域APT1可以防止和/或减少在第一有源图案AP1中的每个的下部与第一有源图案AP1中的每个的上部之间的穿通现象。
第一深阱区域DW1、第一浅阱区域SW1、第一抗穿通区域APT1和第一沟道区域CH1可以是具有第一导电类型(例如，N型)的掺杂区域。第一深阱区域DW1、第一浅阱区域SW1、第一抗穿通区域APT1和第一沟道区域CH1中的每个可以独立地掺杂有诸如磷(P)、锑(Sb)和/或砷(As)的掺杂剂。
第一浅阱区域SW1的掺杂剂的浓度可以比第一深阱区域DW1的掺杂剂的浓度高。第一抗穿通区域APT1的掺杂剂的浓度可以比第一沟道区域CH1的掺杂剂的浓度高。第一抗穿通区域APT1的掺杂剂的浓度可以基本上等于或高于第一浅阱区域SW1的掺杂剂的浓度。掺杂剂的浓度可以从第一沟道区域CH1增大，可以在第一抗穿通区域APT1中具有最大值，并且可以朝向第一深阱区域DW1的下部减小。
具体地，第一深阱区域DW1的掺杂剂的浓度可以在1.00E15/cm3至2.00E18/cm3的范围内，第一浅阱区域SW1的掺杂剂的浓度可以在5.00E17/cm3至5.00E18/cm3的范围内，第一抗穿通区域APT1的掺杂剂的浓度可以在1.00E18/cm3至1.00E19/cm3的范围内，第一沟道区域CH1的掺杂剂的浓度可以在1.00E15/cm3至3.00E18/cm3的范围内。在一些实施例中，第一深阱区域DW1、第一浅阱区域SW1、第一抗穿通区域APT1和第一沟道区域CH1内的掺杂分布可以是不均匀的。
尽管在图2A至图2D中将第一深阱区域DW1、第一浅阱区域SW1、第一抗穿通区域APT1和第一沟道区域CH1示出为彼此接触，但是本发明构思不限于此。在一些实施例中，可以在它们之间插置一层或更多层。
NMOSFET区域NR可以包括第二下掺杂区域LDR2和位于第二下掺杂区域LDR2上的第二上掺杂区域UDR2。第二下掺杂区域LDR2可以包括第二深阱区域DW2和位于第二深阱区域DW2上的第二浅阱区域SW2。第二上掺杂区域UDR2可以包括第二抗穿通区域APT2和位于第二抗穿通区域APT2上的第二沟道区域CH2。
第二深阱区域DW2、第二浅阱区域SW2、第二抗穿通区域APT2和第二沟道区域CH2可以分别与第一深阱区域DW1、第一浅阱区域SW1、第一抗穿通区域APT1和第一沟道区域CH1设置在基本同一水平处。第二抗穿通区域APT2可以防止和/或减少在第二有源图案AP2中的每个的下部与第二有源图案AP2中的每个的上部之间的穿通现象。
第二深阱区域DW2、第二浅阱区域SW2、第二抗穿通区域APT2和第二沟道区域CH2可以是具有第二导电类型(例如，P型)的掺杂区域。第二深阱区域DW2、第二浅阱区域SW2、第二抗穿通区域APT2和第二沟道区域CH2中的每个可以独立地掺杂有诸如硼(B)、镓(Ga)和/或铟(In)的掺杂剂。
第二浅阱区域SW2的掺杂剂的浓度可以比第二深阱区域DW2的掺杂剂的浓度高。第二抗穿通区域APT2的掺杂剂的浓度可以比第二沟道区域CH2的掺杂剂的浓度高。第二抗穿通区域APT2的掺杂剂的浓度可以基本上等于或高于第二浅阱区域SW2的掺杂剂的浓度。掺杂剂的浓度可以从第二沟道区域CH2增大，可以在第二抗穿通区域APT2中具有最大值，并且可以朝向第二深阱区域DW2的下部减小。
具体地，第二深阱区域DW2的掺杂剂的浓度可以在1.00E15/cm3至2.00E18/cm3的范围内，第二浅阱区域SW2的掺杂剂的浓度可以在5.00E17/cm3至5.00E18/cm3的范围内，第二抗穿通区域APT2的掺杂剂的浓度可以在1.00E18/cm3至1.00E19/cm3的范围内，第二沟道区域CH2的掺杂剂的浓度可以在1.00E15/cm3至3.00E18/cm3的范围内。在一些实施例中，第二深阱区域DW2、第二浅阱区域SW2、第二抗穿通区域APT2和第二沟道区域CH2内的掺杂分布可以是不均匀的。
尽管在图2A至图2D中将第二深阱区域DW2、第二浅阱区域SW2、第二抗穿通区域APT2和第二沟道区域CH2示出为彼此接触，但是本发明构思不限于此。在一些实施例中，可以在它们之间插置一层或更多层。
第一源极/漏极图案SD1可以设置在第一有源图案AP1的上部中。第一源极/漏极图案SD1可以是具有第二导电类型(例如，P型)的掺杂区域。第一沟道区域CH1可以设置在一对第一源极/漏极图案SD1之间。第二源极/漏极图案SD2可以设置在第二有源图案AP2的上部中。第二源极/漏极图案SD2可以是具有第一导电类型(例如，N型)的掺杂区域。第二沟道区域CH2可以设置在一对第二源极/漏极图案SD2之间。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以包括通过选择性外延生长(SEG)工艺形成的外延图案。第一源极/漏极图案SD1和第二源极/漏极图案SD2的顶表面可以设置在比第一沟道区域CH1和第二沟道区域CH2的顶表面的水平高的水平处。在一些实施例中，第一源极/漏极图案SD1可以包括晶格常数比基底100的半导体元素的晶格常数大的半导体材料(例如，SiGe)。因此，第一源极/漏极图案SD1可以向第一沟道区域CH1提供压应力。例如，第二源极/漏极图案SD2可以包括与基底100的半导体元素相同的半导体元素(例如，硅)。又例如，第二源极/漏极图案SD2可以包括晶格常数比基底100的半导体元素的晶格常数小的半导体材料(例如，SiC)。因此，第二源极/漏极图案SD2可以向第二沟道区域CH2提供拉应力。抗穿通区域(例如，APT1和/或APT2)可以使源极/漏极图案(例如，SD1和/或SD2)与沟道区域(例如，CH1和/或CH2)之间的相互作用减小或者最小化。
栅电极GE可以在与第一有源图案AP1和第二有源图案AP2交叉的第一方向D1上延伸。栅电极GE可以在第二方向D2上彼此分隔开。栅电极GE可以与第一沟道区域CH1和第二沟道区域CH2竖直叠置。栅电极GE中的对应的栅电极GE可以位于第一沟道区域CH1和第二沟道区域CH2中的一个或更多个的顶表面和两个侧壁上，并且在一些实施例中，可以围绕第一沟道区域CH1和第二沟道区域CH2中的一个或更多个的顶表面和两个侧壁(见图2C)。例如，栅电极GE可包括导电金属氮化物(例如，氮化钛或氮化钽)和金属材料(例如，钛、钽、钨、铜或铝)中的至少一种。
一对栅极间隔件GS可以分别设置在栅电极GE的两个侧壁上。栅极间隔件GS可以在第一方向D1上沿着栅电极GE延伸。栅极间隔件GS的顶表面可以高于栅电极GE的顶表面。栅极间隔件GS的顶表面可以与稍后将要进行描述的第一层间绝缘层110的顶表面基本共面。栅极间隔件GS可以包括SiCN、SiCON和SiN中的至少一种。在某些实施例中，栅极间隔件GS中的每个可以具有由SiCN、SiCON和SiN中的至少两种形成的多层结构。
栅极介电图案GI可以设置在栅电极GE与有源图案AP1和AP2之间。栅极介电图案GI中的对应的栅极介电图案GI可以沿着栅电极GE中的对应的栅电极GE的底表面和/或两个侧壁延伸。栅极介电图案GI中对应的栅极介电图案GI可以位于第一沟道区域CH1和第二沟道区域CH2中的一些的顶表面和两个侧壁上。栅极介电图案GI可以包括高k介电材料。例如，高k介电材料可以包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。
栅极覆盖图案GP可以设置在栅电极GE中的每个上。栅极覆盖图案GP可以在第一方向D1上沿着栅电极GE延伸。栅极覆盖图案GP可以包括相对于随后将要进行描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料。例如，栅极覆盖图案GP可以包括SiON、SiCN、SiCON和SiN中的至少一种。
第一层间绝缘层110可以设置在基底100上。第一层间绝缘层110可以位于栅极间隔件GS以及第一源极/漏极图案SD1和第二源极/漏极图案SD2上，并且在一些实施例中，可以覆盖栅极间隔件GS以及第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一层间绝缘层110的顶表面可以与栅极覆盖图案GP的顶表面和栅极间隔件GS的顶表面基本共面。第二层间绝缘层120可以设置在第一层间绝缘层110和栅极覆盖图案GP上。例如，第一层间绝缘层110和第二层间绝缘层120中的每个可以包括氧化硅层。
至少一个接触件AC可以贯穿位于一对栅电极GE之间的第二层间绝缘层120和第一层间绝缘层110以电连接到第一源极/漏极图案SD1和/或第二源极/漏极图案SD2。在一些实施例中，接触件AC中的每个可以连接到多个源极/漏极图案SD1和/或SD2。在某些实施例中，即使未在附图中示出，一个接触件AC可以连接到一个源极/漏极图案SD1或SD2。然而，发明构思的实施例不限于此。
接触件AC中的每个可以包括导电柱165和位于导电柱165上并且在一些实施例中可以围绕导电柱165的阻挡层160。阻挡层160可以位于导电柱165的侧壁上(例如，覆盖导电柱165的侧壁)并且位于导电柱165的底表面上(例如，覆盖导电柱165的底表面)。例如，导电柱165可以包括从诸如铝、铜、钨、钼和钴的金属材料中选择的至少一种。阻挡层160可包括金属层和/或金属氮化物层。金属层可包括例如钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层可包括例如氮化钛(TiN)层、氮化钽(TaN)层、氮化钨(WN)层、氮化镍(NiN)层、氮化钴(CoN)层和氮化铂(PtN)层中的至少一种。
硅化物层(未示出)可以设置在接触件AC与第一源极/漏极图案SD1和第二源极/漏极图案SD2之间。接触件AC可以通过硅化物层电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。硅化物层可以包括例如金属硅化物并且可以包括例如硅化钛、硅化钽、硅化钨、硅化镍和硅化钴中的至少一种。
图3、图5、图7、图9、图11和图13是示出根据发明构思的一些实施例的用于制造半导体装置的方法的平面图。图4A、图6A、图8A、图10A、图12A和图14A分别是沿图3、图5、图7、图9、图11和图13的线A-A'截取的剖视图。图4B、图6B、图8B、图10B、图12B和图14B分别是沿图3、图5、图7、图9、图11和图13的线B-B'截取的剖视图。图4C、图6C、图8C、图10C、图12C和图14C分别是沿图3、图5、图7、图9、图11和图13的线C-C'截取的剖视图。图10D、图12D和图14D分别是沿图9、图11和图13的线D-D'截取的剖视图。图15是示出根据发明构思的一些实施例的离子注入工艺的工艺流程图。
参照图3、图4A至图4C以及图15，可以提供包括PMOSFET区域PR和NMOSFET区域NR的基底100。基底100可以是包括硅、锗或硅锗的半导体基底或者可以是化合物半导体基底。在一些实施例中，基底100可以是硅基底。可以对基底100执行使用高能量的离子注入工艺以分别在PMOSFET区域PR和NMOSFET区域NR中形成第一下掺杂区域LDR1和第二下掺杂区域LDR2(S100)。
形成第一下掺杂区域LDR1的步骤可以包括在PMOSFET区域PR中形成第一深阱区域DW1并在PMOSFET区域PR中形成第一浅阱区域SW1。可以在基底100的NMOSFET区域NR上形成第一掩模层(未示出)。第一掩模层可以暴露PMOSFET区域PR。可以执行第一离子注入工艺以在PMOSFET区域PR中形成第一深阱区域DW1。可以执行第二离子注入工艺以在PMOSFET区域PR中形成第一浅阱区域SW1。第一离子注入工艺和第二离子注入工艺可以是使用高能量的离子注入工艺。在第一离子注入工艺和第二离子注入工艺期间，第一掩模层可以防止掺杂剂离子注入到NMOSFET区域NR中。
可以使用例如诸如磷(P)的掺杂剂来执行第一离子注入工艺和第二离子注入工艺。可以以比第二离子注入工艺的功率高的功率来执行第一离子注入工艺。例如，可以以150keV至300keV的能量执行第一离子注入工艺，可以以50keV至150keV的能量执行第二离子注入工艺。因此，第一深阱区域DW1可以形成在第一浅阱区域SW1下面。
第一离子注入工艺的掺杂剂离子剂量可以比第二离子注入工艺的掺杂剂离子剂量低。例如，第一离子注入工艺的掺杂剂离子剂量和第二离子注入工艺的掺杂剂离子剂量可以在5.00E12/cm2至5.00E13/cm2的范围内。
形成第二下掺杂区域LDR2的步骤可以包括：在NMOSFET区域NR中形成第二深阱区域DW2并且在NMOSFET区域NR中形成第二浅阱区域SW2。可以选择性地去除第一掩模层。可以在基底100的PMOSFET区域PR上形成第二掩模层(未示出)。第二掩模层可以暴露NMOSFET区域NR。可以执行第三离子注入工艺以在NMOSFET区域NR中形成第二深阱区域DW2。可以执行第四离子注入工艺以在NMOSFET区域NR中形成第二浅阱区域SW2。第三离子注入工艺和第四离子注入工艺可以是使用高能量的离子注入工艺。在第三离子注入工艺和第四离子注入工艺期间，第二掩模层可以防止掺杂剂离子注入到PMOSFET区域PR中。
可以使用例如诸如硼(B)的掺杂剂来执行第三离子注入工艺和第四离子注入工艺。可以以比第四离子注入工艺的功率高的功率来执行第三离子注入工艺。例如，可以以50keV至150keV的能量执行第三离子注入工艺，可以以30keV至50keV的能量执行第四离子注入工艺。第三离子注入工艺和第四离子注入工艺的其它特征可以与上述第一离子注入工艺和第二离子注入工艺的对应特征基本相同或相似。
可以在使用高能量的离子注入工艺之后执行第一退火工艺。通过第一退火工艺可以使在第一下掺杂区域LDR1和第二下掺杂区域LDR2中的掺杂剂扩散和/或激活。例如，第一退火工艺可以是低温浸渍退火工艺、闪光灯退火工艺、激光退火工艺或尖峰退火工艺。
参照图5、图6A至图6C以及图15，可以对基底100进行图案化以形成第一有源图案AP1和第二有源图案AP2(S200)。可以在PMOSFET区域PR上形成第一有源图案AP1，可以在NMOSFET区域NR上形成第二有源图案AP2。
更详细地讲，形成第一有源图案AP1和第二有源图案AP2的步骤可以包括在基底100上形成掩模图案MP，并且通过将掩模图案MP用作蚀刻掩模来对基底100进行各向异性地蚀刻。可以在第一有源图案AP1之间形成第一沟槽TR1。可以在第二有源图案AP2之间形成第二沟槽TR2。第一沟槽TR1的底表面可以位于第一浅阱区域SW1的底表面与顶表面之间的水平处。第二沟槽TR2的底表面可以位于第二浅阱区域SW2的底表面与顶表面之间的水平处。
参照图7、图8A至图8C以及图15，可以在第一沟槽TR1和第二沟槽TR2中形成器件隔离层ST。例如，器件隔离层ST可以由诸如氧化硅层的绝缘材料形成。
可以对第一有源图案AP1和第二有源图案AP2执行使用低能量的离子注入工艺以在第一有源图案AP1中形成第一上掺杂区域UDR1并且在第二有源图案AP2中形成第二上掺杂区域UDR2(S300)。
形成第一上掺杂区域UDR1的步骤可以包括：在第一有源图案AP1中的每个的上部中形成第一抗穿通区域APT1并且在第一有源图案AP1中的每个的上部中形成第一沟道区域CH1。可以在基底100的NMOSFET区域NR上形成第三掩模层(未示出)。第三掩模层可以暴露PMOSFET区域PR。可以执行第五离子注入工艺以在PMOSFET区域PR的第一有源图案AP1中形成第一抗穿通区域APT1。可以执行第六离子注入工艺以在PMOSFET区域PR的第一有源图案AP1中形成第一沟道区域CH1。第五离子注入工艺和第六离子注入工艺可以是使用低能量的离子注入工艺。在第五离子注入工艺和第六离子注入工艺期间，第三掩模层可以防止掺杂剂离子注入到NMOSFET区域NR中。
可以使用例如诸如砷(As)的掺杂剂来执行第五离子注入工艺。可以使用例如诸如磷(P)的掺杂剂来执行第六离子注入工艺。可以以比第六离子注入工艺的功率高的功率来执行第五离子注入工艺。例如，可以以50keV至150keV的能量执行第五离子注入工艺，可以以10keV至50keV的能量执行第六离子注入工艺。因此，第一抗穿通区域APT1可以形成在第一沟道区域CH1下面。可以以比使用高能量的离子注入工艺的功率低的功率来执行使用低能量的离子注入工艺，因此第一上掺杂区域UDR1可以形成在第一下掺杂区域LDR1上。
第五离子注入工艺的掺杂剂离子剂量可以比第六离子注入工艺的掺杂剂离子剂量高。例如，第五离子注入工艺的掺杂剂离子剂量可以在5.00E12/cm2至5.00E13/cm2的范围内，第六离子注入工艺的掺杂剂离子剂量可以在1.00E12/cm2至5.00E12/cm2的范围内。
形成第二上掺杂区域UDR2的步骤可以包括：在第二有源图案AP2中的每个的上部中形成第二抗穿通区域APT2并且在第二有源图案AP2中的每个的上部中形成第二沟道区域CH2。可以选择性地去除第三掩模层。可以在基底100的PMOSFET区域PR上形成第四掩模层(未示出)。第四掩模层可以暴露NMOSFET区域NR。可以执行第七离子注入工艺以在NMOSFET区域NR的第二有源图案AP2中形成第二抗穿通区域APT2。可以执行第八离子注入工艺以在NMOSFET区域NR的第二有源图案AP2中形成第二沟道区域CH2。第七离子注入工艺和第八离子注入工艺可以是使用低能量的离子注入工艺。在第七离子注入工艺和第八离子注入工艺期间，第四掩模层可以防止掺杂剂离子注入到PMOSFET区域PR中。
可以使用例如诸如硼(B)的掺杂剂来执行第七离子注入工艺。可以使用例如诸如BF2的掺杂剂来执行第八离子注入工艺。例如，可以以10keV至30keV的能量执行第七离子注入工艺，可以以30keV至70keV的能量执行第八离子注入工艺。第七离子注入工艺和第八离子注入工艺的其它特征可以与上述第五离子注入工艺和第六离子注入工艺的对应特征基本相同或相似。
可以在使用低能量的离子注入工艺之后执行第二退火工艺。通过第二退火工艺可以使在第一上掺杂区域UDR1和第二上掺杂区域UDR2中的掺杂剂扩散和/或激活。例如，第二退火工艺可以是低温浸渍退火工艺、闪光灯退火工艺、激光退火工艺或尖峰退火工艺。
尽管这里的描述涉及高能量离子注入和低能量离子注入，但是将理解的是，这些术语是相对术语，并且不限制实际使用的能量。此外，在一些实施例中，高能量离子注入和低能量离子注入的相对水平可以取决于对应区域的导电类型。例如，PMOSFET区域PR中的高能量离子注入中使用的能量水平可以不同于NMOSFET区域NR中的高能量离子注入中使用的能量水平。在一些实施例中，用于NMOSFET区域NR中的高能量离子注入的能量水平可以与用于PMOSFET区域PR中的低能量离子注入的能量水平基本相同或相似。
参照图9以及图10A至图10D，可以将牺牲图案PP形成为与第一有源图案AP1和第二有源图案AP2交叉。例如，牺牲图案PP可以具有在第一方向D1上延伸的线形形状或杆形形状。具体地，形成牺牲图案PP的步骤可以包括在基底100的整个顶表面上形成牺牲层、在牺牲层上形成硬掩模图案MA并且将硬掩模图案MA用作蚀刻掩模对牺牲层进行图案化。例如，牺牲层可以包括多晶硅层。
可以分别在牺牲图案PP中的每个的两个侧壁上形成一对栅极间隔件GS。还可以在第一有源图案AP1和第二有源图案AP2中的每个的未被器件隔离层ST和牺牲图案PP覆盖的部分(例如，第一有源图案AP1和第二有源图案AP2的暴露的部分)的两个侧壁上形成栅极间隔件GS。
形成栅极间隔件GS的步骤可以包括：在基底100的整个顶表面上共形地形成间隔层并且对该间隔层进行各向异性地蚀刻。例如，间隔层可以包括SiCN、SiCON和SiN中的至少一种。在某些实施例中，间隔层可以由包括SiCN、SiCON和SiN中的至少两种的多层来形成。
参照图11以及图12A至图12D，可以在第一有源图案AP1中的每个的上部中形成第一源极/漏极图案SD1。可以在牺牲图案PP中的每个的两侧处形成一对第一源极/漏极图案SD1。
具体地，可以将硬掩模图案MA和栅极间隔件GS用作蚀刻掩模对第一有源图案AP1的上部进行蚀刻以形成第一凹进区域。在对第一有源图案AP1的上部进行蚀刻的同时，可以去除位于第一有源图案AP1中的每个的两个侧壁上的栅极间隔件GS。在对第一有源图案AP1的上部进行蚀刻的同时，可以使第一有源图案AP1之间的器件隔离层ST凹进。
可以通过执行将第一有源图案AP1的第一凹进区域的内表面用作种子层的选择性外延生长(SEG)工艺来形成第一源极/漏极图案SD1。由于形成了第一源极/漏极图案SD1，所以第一沟道区域CH1可以设置在一对第一源极/漏极图案SD1之间。例如，SEG工艺可以包括化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。第一源极/漏极图案SD1可以包括晶格常数比基底100的半导体元素的晶格常数大的半导体材料(例如，SiGe)。在一些实施例中，可以由多个堆叠的半导体层形成第一源极/漏极图案SD1中的每个。
在一些实施例中，可以在形成第一源极/漏极图案SD1的SEG工艺期间将掺杂剂原位地注入到第一源极/漏极图案SD1中。在某些实施例中，可以在形成第一源极/漏极图案SD1的SEG工艺之后将掺杂剂注入或植入到第一源极/漏极图案SD1中。可以用具有第二导电类型(例如，P型)的掺杂剂来掺杂第一源极/漏极图案SD1。
可以在第二有源图案AP2中的每个的上部中形成第二源极/漏极图案SD2。可以在牺牲图案PP中的每个的两侧处形成一对第二源极/漏极图案SD2。
具体地，可以将硬掩模图案MA和栅极间隔件GS用作蚀刻掩模对第二有源图案AP2的上部进行蚀刻以形成第二凹进区域。可以通过执行将第二有源图案AP2的第二凹进区域的内表面用作种子层的SEG工艺来形成第二源极/漏极图案SD2。由于形成了第二源极/漏极图案SD2，所以第二沟道区域CH2可以设置在一对第二源极/漏极图案SD2之间。例如，第二源极/漏极图案SD2可以包括与基底100的半导体元素相同的半导体元素(例如，硅)。可以用具有第一导电类型(例如，N型)的掺杂剂来掺杂第二源极/漏极图案SD2。
可以通过彼此不同的工艺顺序地形成第一源极/漏极图案SD1和第二源极/漏极图案SD2。换言之，第一源极/漏极图案SD1可以不与第二源极/漏极图案SD2同时形成。
参照图13以及图14A至图14D，可以将第一层间绝缘层110形成为位于第一源极/漏极图案SD1和第二源极/漏极图案SD2、硬掩模图案MA以及栅极间隔件GS上，并且在一些实施例中，可以将第一层间绝缘层110形成为覆盖第一源极/漏极图案SD1和第二源极/漏极图案SD2、硬掩模图案MA以及栅极间隔件GS。例如，第一层间绝缘层110可以包括氧化硅层。
可以对第一层间绝缘层110进行平坦化，直到暴露牺牲图案PP的顶表面为止。可以利用回蚀工艺或化学机械抛光(CMP)工艺来执行第一层间绝缘层110的平坦化工艺。在一些实施例中，可以在平坦化工艺期间完全去除硬掩模图案MA。结果，第一层间绝缘层110的顶表面可以与牺牲图案PP的顶表面和栅极间隔件GS的顶表面基本共面。可以选择性地去除暴露的牺牲图案PP。
通过去除牺牲图案PP的步骤可以形成空的空间。可以在每个空的空间中形成栅极介电图案GI、栅电极GE和栅极覆盖图案GP。可以在空的空间中共形地形成栅极介电图案GI并且栅极介电图案GI可以不完全地填充空的空间。可以使用原子层沉积(ALD)工艺或化学氧化工艺来形成栅极介电图案GI。例如，栅极介电图案GI可以包括高k介电材料。例如，高k电介质材料可以包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。
可以将栅电极层形成为在空的空间内，并且在一些实施例中，可以形成为完全覆盖空的空间，可以对栅电极层执行平坦化工艺以形成栅电极GE。例如，栅电极层可以包括导电金属氮化物(例如，氮化钛或氮化钽)和金属材料(例如，钛、钽、钨、铜或铝)中的至少一种。
随后，可以使栅电极GE的上部凹进。可以在凹进的栅电极GE上形成栅极覆盖图案GP。例如，栅极覆盖图案GP可以包括SiON、SiCN、SiCON和SiN中的至少一种。
再次参照图1以及图2A至图2D，可以在第一层间绝缘层110上形成第二层间绝缘层120。第二层间绝缘层120可以包括氧化硅层和/或低k氧化物层。例如，低k氧化物层可以包括碳掺杂的氧化硅(例如，SiCOH)层。可以通过CVD工艺来形成第二层间绝缘层120。
可以形成接触孔以贯穿第二层间绝缘层120和第一层间绝缘层110。接触孔可以暴露第一源极/漏极图案SD1和第二源极/漏极图案SD2。可以在接触孔中形成接触件AC。接触件AC可以与第一源极/漏极图案SD1和第二源极/漏极图案SD2中的一个相接触。接触件AC中的每个可以包括导电柱165和围绕导电柱165的阻挡层160。
具体地，可以将阻挡层160形成为部分地填充接触孔。阻挡层160可以包括金属层和/或金属氮化物层。金属层可包括例如钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层可包括例如氮化钛(TiN)层、氮化钽(TaN)层、氮化钨(WN)层、氮化镍(NiN)层、氮化钴(CoN)层和氮化铂(PtN)层中的至少一种。可以将导电层形成为位于接触孔内，并且在一些实施例中可以形成为完全填充接触孔。可以将导电层和阻挡层160平坦化，直到暴露第二层间绝缘层120的顶表面为止，从而形成导电柱165。例如，导电柱165可以包括从诸如铝、铜、钨、钼和钴的金属材料中选择的至少一种。
图16A和图16B是示出与根据发明构思的一些实施例的制造方法不同的第一对比示例的剖视图。
参照图16A，可以在未对基底100执行使用高能量的离子注入工艺的状态下对基底100进行图案化。可以将基底100进行图案化以形成第一有源图案AP1和第二有源图案AP2。
参照图16B，可以在第一沟槽TR1和第二沟槽TR2中形成器件隔离层ST。可以对第一有源图案AP1和第二有源图案AP2执行使用高能量的离子注入工艺，以形成第一下掺杂区域LDR1和第二下掺杂区域LDR2。可以对第一有源图案AP1和第二有源图案AP2执行使用低能量的离子注入工艺，以形成第一上掺杂区域UDR1和第二上掺杂区域UDR2。
根据第一对比示例，可以在形成第一有源图案AP1和第二有源图案AP2的步骤之后再执行使用高能量的离子注入工艺和使用低能量的离子注入工艺两者。在这种情况下，第一有源图案AP1和第二有源图案AP2会被使用高能量的离子注入工艺损坏。该损坏会导致在第一有源图案AP1和第二有源图案AP2中的晶格缺陷(例如，堆垛层错SF)。
图17A和图17B是示出与根据发明构思的一些实施例的制造方法不同的第二对比示例的剖视图。
参照图17A，可以对基底100执行使用高能量的离子注入工艺以分别在PMOSFET区域PR和NMOSFET区域NR中形成第一下掺杂区域LDR1和第二下掺杂区域LDR2。可以对基底100执行使用低能量的离子注入工艺以分别在PMOSFET区域PR和NMOSFET区域NR中形成第一上掺杂区域UDR1和第二上掺杂区域UDR2。可以在使用高能量的离子注入工艺和使用低能量的离子注入工艺之后执行退火工艺。根据第二对比示例，可以在形成有第一有源图案AP1和第二有源图案AP2之前就对基底100执行使用高能量的离子注入工艺和使用低能量的离子注入工艺。
参照图17B，可以通过对具有第一下掺杂区域LDR1和第二下掺杂区域LDR2以及第一上掺杂区域UDR1和第二上掺杂区域UDR2的基底100进行图案化来形成第一有源图案AP1和第二有源图案AP2。在第一上掺杂区域UDR1和第二上掺杂区域UDR2中，掺杂浓度分布会不均匀。因此，在图案化工艺期间，会将第一有源图案AP1和第二有源图案AP2形成为第一有源图案AP1具有不同的宽度和不同的形状，第二有源图案AP2具有不同的宽度和不同的形状。在第一有源图案AP1和第二有源图案AP2具有不同的宽度和不同的形状的情况下，半导体装置的电特性会劣化。
然而，在根据发明构思的用于制造半导体装置的方法中，可以在形成第一有源图案AP1和第二有源图案AP2的步骤之前执行使用高能量的离子注入工艺。因此，能够防止会在参照图16A和图16B描述的第一对比示例中导致的堆垛层错。
此外，在根据发明构思的用于制造半导体装置的方法中，可以在形成第一有源图案AP1和第二有源图案AP2的步骤之后执行使用低能量的离子注入工艺。因此，能够防止在参照图17A和图17B描述的第二对比示例中第一有源图案AP1和第二有源图案AP2具有不同的宽度和不同的形状的问题。
图18A、图18B和图18C分别是沿图7的线A-A'、线B-B'和线C-C'截取的剖视图以示出根据发明构思的一些实施例的用于制造半导体装置的方法。在本实施例中，为了解释的简化和方便，将省略与图3至图14D的实施例中相同的技术特征的描述。换言之，在下文中将主要描述本实施例与图3至图14D的实施例之间的差异。
参照图7以及图18A至图18C，可以在图5以及图6A至图6C的所得结构的第一沟槽TR1和第二沟槽TR2中形成器件隔离层ST。可以对第一有源图案AP1和第二有源图案AP2执行使用低能量的离子注入工艺，以分别在第一有源图案AP1和第二有源图案AP2中形成第一上掺杂区域UDR1和第二上掺杂区域UDR2(图15的S300)。
形成第一上掺杂区域UDR1的步骤可以包括：在第一有源图案AP1中的每个的上部中形成第一抗穿通区域APT1。形成第二上掺杂区域UDR2的步骤可以包括：在第二有源图案AP2中的每个的上部中形成第二抗穿通区域APT2。可以在使用低能量的离子注入工艺之后执行退火工艺。
与上述参照图7以及图8A至图8C的描述不同，在本实施例中可以省略用于形成掺杂有掺杂剂的第一沟道区域CH1的第六离子注入工艺和用于形成掺杂有掺杂剂的第二沟道区域CH2的第八离子注入工艺。
可以分别在第一抗穿通区域APT1和第二抗穿通区域APT2上限定第一沟道区域CH1和第二沟道区域CH2。第一沟道区域CH1可以包括从第一抗穿通区域APT1扩散的掺杂剂，第二沟道区域CH2可以包括从第二抗穿通区域APT2扩散的掺杂剂。根据本实施例的第一沟道区域CH1和第二沟道区域CH2中的每个的掺杂浓度可以比上述参照图7以及图8A至图8C描述的第一沟道区域CH1和第二沟道区域CH2中的每个的掺杂浓度低。
随后的工艺可以与上述参照图9至图14D描述的基本相同。
图19A、图19B和图19C分别是沿图3的线A-A'、线B-B'和线C-C'截取的剖视图以示出根据发明构思的一些实施例的用于制造半导体装置的方法。在本实施例中，为了解释的简化和方便，将省略与图3至图14D的实施例中相同的技术特征的描述。换言之，在下文中将主要描述本实施例与图3至图14D的实施例之间的差异。
参照图3以及图19A至图19C，可以对基底100执行使用高能量的离子注入工艺以分别在PMOSFET区域PR和NMOSFET区域NR中形成第一下掺杂区域LDR1和第二下掺杂区域LDR2。此外，可以对基底100执行离子注入工艺以分别在PMOSFET区域PR和NMOSFET区域NR中形成第一抗穿通区域APT1和第二抗穿通区域APT2。可以以比使用高能量的离子注入工艺的功率低的功率来执行用于形成第一抗穿通区域APT1和第二抗穿通区域APT2的离子注入工艺。
除了参照图7以及图8A至图8C描述的形成第一抗穿通区域APT1和第二抗穿通区域APT2的步骤的描述之外，随后的工艺可以与上述参照图5至图14D描述的基本相同。换言之，在图19A至图19C中示出的实施例中，可以在形成第一有源图案AP1和第二有源图案AP2的步骤之前形成第一抗穿通区域APT1和第二抗穿通区域APT2。在形成第一有源图案AP1和第二有源图案AP2的步骤之后，可以执行使用低能量的离子注入工艺以形成第一沟道区域CH1和第二沟道区域CH2。
根据发明构思的制造半导体装置的方法可以防止和/或减少在有源图案中导致的堆垛层错，并且可以防止和/或减少有源图案的宽度和形状彼此不同的问题。因此，可以改善半导体装置的电特性。
将理解的是，尽管在这里使用术语“第一”、“第二”等来描述在发明构思的示例实施例中的构件、区域、层、部、部分、组件和/或元件，但是所述构件、区域、层、部、部分、组件和/或元件不应该被这些术语限制。这些术语只是用来将一个构件、区域、部、部分、组件或元件与另一构件、区域、部、部分、组件或元件区分开来。因此，在不脱离发明构思的范围的情况下，上面描述的第一构件、第一区域、第一部、第一部分、第一组件或第一元件也可以被称为第二构件、第二区域、第二部、第二部分、第二组件或第二元件。例如，在不脱离发明构思的范围的情况下，第一元件也可以被称为第二元件，类似地，第二元件也可以被称为第一元件。
为了易于描述，这里可以使用空间相对术语(诸如“在……之下”、“在……下面”、“下面的”、“在……上面”、“上面的”等)来描述附图中示出的一个元件或特征与另一个(或多个)元件或特征的关系。将理解的是，除了在图中描绘的方位之外，空间相对术语还意图包括装置在使用中或操作中的不同方位。例如，如果图中的装置被翻转，则被描述为在其它元件或特征“下方”或“之下”的元件将随后被定位为在所述其它元件或特征“上方”。因此，示例性的术语“在……下面”可包含上面和下面两种方位。所述装置可以被另外定位(旋转90度或在其它方位)，并相应地解释在这里使用的空间相对描述语。
这里使用的术语仅出于描述特定实施例的目的，而不意在限制示例实施例。如这里使用的，除非上下文另外清楚地指出，否则单数形式的“一个(种/者)”和“该/所述”也意图包括复数形式。还将理解的是，如果在此使用术语“包括”、“包含”和/或其变型时，表示存在陈述的特征、整体、步骤、操作、元件和/或组件，但是不排除存在或添加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
除非另外有定义，否则在这里使用的所有术语(包括技术术语和科技术语)具有与发明构思所属领域普通技术人员通常理解的意思相同的意思。还将理解的是，除非这里明确如此定义，否则术语(诸如在通用字典中定义的术语)应该被解释为具有与本说明书和相关领域的上下文中的它们的含义一致的含义，并且将不以理想化或过于形式化的含义进行解释。
当可不同地实现特定的示例实施例时，可以与所描述的顺序不同地执行特定的工艺顺序。例如，可基本上同时执行两个连续描述的工艺，或者可按照与所描述的顺序相反的顺序来执行两个连续描述的工艺。
在附图中，将预料到由例如制造技术和/或公差导致的示出的形状的变化。因此，发明构思的示例实施例不应该被解释为局限于在这里示出的区域的特定形状，而是可被解释为要包括由例如制造工艺导致的形状的偏差。例如，示出为矩形形状的蚀刻区域可以是倒圆的或某种弯曲的形状。因此，附图中示出的区域本质上是示意性的，附图中示出的区域的形状不意图示出装置的区域的具体形状并且不意图限制本发明构思的范围。如这里使用的，术语“和/或”包括相关所列项中的一个或更多个的任意和全部组合。当诸如“……中的至少一个(种)”的表述在一列元件(要素)之后时，修饰整列的元件(要素)而非修饰该列中的个别元件(要素)。
将理解的是，当元件被称为“连接”或“结合”到另一元件时，该元件可以直接连接到或结合到另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件时，不存在中间元件。应该以类似的方式对用于描述元件或层之间的关系的其它词语(例如，“在……之间”与“直接在……之间”，“相邻于”与“直接相邻于”，“在……上”与“直接在……上”)进行解释。
同样的标号始终表示同样的元件。因此，即使相同或相似的标号在对应的附图中既没有提到也没有描述，也可以参照其它附图来描述这些相同或相似的标号。另外，可以参照其它附图来描述没有被附图标记指示的元件。
虽然已经参照示例实施例描述了发明构思，但是本领域技术人员将理解的是在不脱离发明构思的精神和范围的情况下可以做出各种改变与修改。因此，应该理解的是，以上实施例不是限制性的，而是说明性的。因此，发明构思的范围将由权利要求及其等同物的可允许的最宽的解释来确定，而不应被前面的描述所局限或限制。

Claims (20)

1.一种用于制造半导体装置的方法，所述方法包括：
对基底执行第一离子注入工艺以在基底中形成下掺杂区域；
对具有下掺杂区域的基底进行图案化以形成有源图案；以及
对有源图案执行第二离子注入工艺以在有源图案中的每个的上部中形成上掺杂区域，
其中，下掺杂区域和上掺杂区域具有相同的导电类型。
2.如权利要求1所述的方法，其中，以比第二离子注入工艺的功率高的功率来执行第一离子注入工艺。
3.如权利要求1所述的方法，所述方法还包括：
在有源图案中的各个有源图案的上部中形成源极/漏极图案，
其中，所述源极/漏极图案的导电类型不同于所述上掺杂区域的导电类型。
4.如权利要求1所述的方法，其中，上掺杂区域的掺杂剂的浓度比下掺杂区域的掺杂剂的浓度高。
5.如权利要求1所述的方法，其中，有源图案中的一对相邻有源图案之间的沟槽的底表面位于下掺杂区域的顶表面与底表面之间的水平处。
6.如权利要求1所述的方法，其中，上掺杂区域与下掺杂区域竖直地叠置。
7.如权利要求1所述的方法，所述方法还包括：
在有源图案之间的沟槽中形成器件隔离层，
其中，有源图案的上部从器件隔离层竖直地突出。
8.如权利要求1所述的方法，所述方法还包括：
在执行第一离子注入工艺的步骤之后执行第一退火工艺；以及
在执行第二离子注入工艺的步骤之后执行第二退火工艺。
9.如权利要求1所述的方法，其中，执行第二离子注入工艺以形成上掺杂区域的步骤包括形成抗穿通区域。
10.如权利要求1所述的方法，所述方法还包括：
形成与有源图案交叉的牺牲图案；以及
用栅电极替换牺牲图案。
11.一种用于制造半导体装置的方法，所述方法包括：
对基底执行第一离子注入工艺；
在基底上形成掩模图案；
将掩模图案用作蚀刻掩模对基底进行蚀刻以形成沟槽；
在沟槽中形成器件隔离层；以及
对基底执行第二离子注入工艺，
其中，以比第二离子注入工艺的功率高的功率来执行第一离子注入工艺。
12.如权利要求11所述的方法，其中，通过第一离子注入工艺在基底中形成下掺杂区域，
其中，通过第二离子注入工艺在下掺杂区域上形成上掺杂区域，并且
其中，下掺杂区域和上掺杂区域具有相同的导电类型。
13.如权利要求11所述的方法，其中，第一离子注入工艺的掺杂剂离子剂量比第二离子注入工艺的掺杂剂离子剂量低。
14.如权利要求11所述的方法，所述方法还包括：
在执行第一离子注入工艺的步骤之后执行第一退火工艺；以及
在执行第二离子注入工艺的步骤之后执行第二退火工艺。
15.如权利要求11所述的方法，所述方法还包括：
在执行第二离子注入工艺之后在基底的上部中形成源极/漏极图案。
16.一种用于制造半导体装置的方法，所述方法包括：
在基底的第一区域中形成第一下掺杂区域；
对具有第一下掺杂区域的第一区域进行图案化以形成第一有源图案；
在第一有源图案中的各个第一有源图案的上部中形成第一上掺杂区域；以及
在第一有源图案中的各个第一有源图案的上部中形成第一源极/漏极图案，
其中，所述第一源极/漏极图案的导电类型不同于所述第一上掺杂区域的导电类型。
17.如权利要求16所述的方法，其中，第一下掺杂区域和第一上掺杂区域具有相同的导电类型。
18.如权利要求16所述的方法，其中，第一上掺杂区域的掺杂剂的浓度比第一下掺杂区域的掺杂剂的浓度高。
19.如权利要求16所述的方法，所述方法还包括：
在基底的第二区域中形成第二下掺杂区域；
对具有第二下掺杂区域的第二区域进行图案化以形成第二有源图案；以及
在第二有源图案中的每个的上部中形成第二上掺杂区域，
其中，同时形成第一有源图案和第二有源图案。
20.如权利要求19所述的方法，其中，第一上掺杂区域的导电类型不同于第二上掺杂区域的导电类型。
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