CN109920738A - 半导体结构与其制作方法 - Google Patents
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Abstract
本申请提供了一种半导体结构与其制作方法。该制作方法包括：在衬底的裸露表面上形成鳍和预盖帽层，鳍包括导电沟道部，导电沟道部的材料包括SiGe和/或Ge，衬底为Si衬底或SOI衬底，预盖帽层位于鳍的远离衬底的表面上，预盖帽层为Si层。该制作方法使得包括高迁移率导电沟道的器件的制作工艺的难度较低，也使得本申请的包括高迁移率导电沟道的器件与现有技术中的硅集成工艺兼容。另外，预盖帽层在后续的制作工艺中可以保护高迁移率沟道不受刻蚀、清洗等工艺的影响，进一步保证了器件具有良好的性能。
Description
技术领域
本申请涉及半导体领域，具体而言，涉及一种半导体结构与其制作方法。
背景技术
随着器件特征尺寸的微缩，高迁移率沟道的三维FinFET以及纳米线器件成为研究的热点。其中，高迁移率材料的导入、钝化和源漏的形成成为了集成的主要难点。比如，SiGe或Ge的高迁移率沟道材料因GeOx的稳定性差，需要额外的钝化工艺来改善界面态和载流子迁移率；引入SiGe或Ge材料后不仅增加该材料的刻蚀和清洗的难度，也增加了poly-Si或侧墙等刻蚀工艺的难度(原来是高选择比停止在Si基材料上，现在要停止在高迁移率沟道上，而常规工艺是采用F基气体刻蚀侧墙，对Ge或SiGe的选择比较低)；同时，高迁移率沟道的引入也增加了源漏接触(如形成硅化物，外延等)难度。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种半导体结构与其制作方法，以解决现有技术中的高迁移率的导电沟道引入后导致半导体器件的制作工艺难度较大的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种半导体结构的制作方法，该制作方法包括：在衬底的裸露表面上形成鳍和预盖帽层，所述鳍包括导电沟道部，所述导电沟道部的材料包括SiGe和/或Ge，所述衬底为Si衬底或SOI衬底，所述预盖帽层位于所述鳍的远离衬底的表面上，所述预盖帽层为Si层。
进一步地，所述鳍和所述预盖帽层的形成过程包括：在所述衬底的表面上设置沟道结构，所述沟道结构包括导电沟道层；在所述沟道结构的裸露表面上设置预盖帽材料；至少刻蚀去除部分所述沟道结构和部分所述预盖帽材料，剩余的所述沟道结构形成所述鳍，剩余的所述预盖帽材料形成所述预盖帽层。
进一步地，在设置所述沟道结构之前，所述鳍的制作过程还包括：在所述衬底的裸露表面上设置预应变缓冲层；至少刻蚀去除部分所述沟道结构和部分所述预盖帽材料的过程还包括：去除部分所述预应变缓冲层，形成应变缓冲层。
进一步地，在衬底的裸露表面上形成鳍和预盖帽层的过程包括：形成包括至少一个突出部的预衬底；在所述预衬底的裸露表面上设置绝缘隔离层；去除所述突出部，形成与剩余的所述预衬底连通的凹槽，剩余的所述预衬底为衬底；在所述凹槽中至少依次填充导电沟道部的材料和预盖帽材料，形成所述鳍和所述预盖帽层。
进一步地，在所述凹槽中至少依次填充导电沟道部的材料和预盖帽材料包括：在所述凹槽中填充应变缓冲材料，形成应变缓冲层；在所述凹槽中的所述应变缓冲层的裸露表面上依次填充导电沟道部的材料和所述预盖帽材料，形成所述鳍和所述预盖帽层。
进一步地，所述应变缓冲层的材料包括Si1-xGex，其中，0<x≤100％；优选地，10≤x≤50％。
进一步地，所述制作方法还包括：在所述预盖帽层的部分裸露表面上设置假栅；在所述假栅的两侧的所述预盖帽层的部分裸露表面上设置侧墙；在所述侧墙两侧的所述预盖帽层的裸露表面上设置源漏外延层，所述源漏外延层与位于所述侧墙两侧的所述鳍形成源/漏区；去除所述假栅；至少去除表面裸露的部分所述预盖帽层，使得所述导电沟道部中的导电沟道的远离所述衬底的表面裸露，且剩余的所述预盖帽层为盖帽层，在所述鳍包括交替设置的所述导电沟道部和牺牲部的情况下，至少去除表面裸露的部分所述预盖帽层的过程还包括去除部分的所述牺牲部的步骤。
进一步地，去除表面裸露的部分所述预盖帽层之后形成待钝化结构，所述制作方法还包括：对所述待钝化结构进行第一次氧化，在所述导电沟道的裸露表面上形成第一钝化层，所述第一次氧化的温度在260～450℃之间，所述第一次氧化的时间在1～30min之间。
进一步地，所述第一次氧化包括以下步骤中的至少之一：采用O3对所述待钝化结构进行氧化；采用快速氧化法对所述待钝化结构进行氧化；采用快速热处理法在O2的氛围中对所述待钝化结构进行氧化。
进一步地，在形成所述第一钝化层之后，所述制作方法还包括：去除所述第一钝化层；对剩余的所述待钝化结构进行第二次氧化，在裸露的所述导电沟道的表面上形成第二钝化层，所述第二次氧化的温度在260～450℃之间，所述第二次氧化的时间在1～30min之间。
进一步地，所述第二次氧化包括以下步骤中的至少之一：采用O3对剩余的所述待钝化结构进行氧化；采用快速氧化法对剩余的所述待钝化结构进行氧化；采用快速热处理法在O2的氛围中对剩余的所述待钝化结构进行氧化。
进一步地，所述预盖帽层的厚度在1～15nm之间。
根据本申请的另一方面，提供了一种半导体结构，包括：衬底，所述衬底为Si衬底或SOI衬底；导电沟道，位于所述衬底的表面上，所述导电沟道的材料包括SiGe和/或Ge；第一源/漏区，位于所述导电沟道的两侧且位于所述衬底的表面上，所述第一源/漏区的远离所述衬底的表面与所述衬底的表面之间的距离为h1，所述导电沟道的远离所述衬底的表面与所述衬底的表面之间的距离为h2，h1≥h2；盖帽层，位于所述第一源/漏区的远离所述衬底的表面上，所述盖帽层为Si层。
进一步地，所述鳍还包括：至少部分应变缓冲层，所述至少部分应变缓冲层位于所述衬底和所述导电沟道之间，所述应变缓冲层的材料包括Si1-xGex，其中，0<x≤100％；优选地，10≤x≤50％。
进一步地，所述半导体结构还包括：第一钝化层或第二钝化层，位于所述导电沟道的远离所述衬底的表面上。
进一步地，所述盖帽层的厚度在1～15nm之间。
应用本申请的技术方案，上述的制作方法中，在鳍的表面上形成了Si的预盖帽层，在后续的假栅以及侧墙的刻蚀过程中，无需高选择比地停在高迁移率的材料上，而是高选择比地停在预盖帽层上，即停在Si层上，使得假栅和侧墙的刻蚀工艺与现有技术中的基于硅衬底或者SOI衬底的半导体器件的假栅和侧墙的刻蚀工艺相同，从而使得包括高迁移率导电沟道的器件的制作工艺的难度较低，也使得本申请的包括高迁移率导电沟道的器件与现有技术中的硅集成工艺兼容。另外，预盖帽层在后续的制作工艺中可以保护高迁移率沟道不受刻蚀、清洗等工艺的影响，进一步保证了器件具有良好的性能。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1至图18示出了本申请的半导体结构在制作过程中的结构示意图。
其中，上述附图包括以下附图标记：
10、衬底；20、应变缓冲层；21、预应变缓冲层；30、沟道结构；31、导电沟道层；32、牺牲层；300、鳍；310、导电沟道部；320、牺牲部；330、第一源/漏区；340、导电沟道；40、盖帽层；41、预盖帽材料；42、预盖帽层；50、绝缘隔离层；51、凹槽；60、源漏外延层；70、第二钝化层。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术所介绍的，现有技术中的SiGe和/或Ge等高迁移率的导电沟道引入半导体器件中，导致其制作工艺难度较大，为了解决如上的技术问题，本申请提出了一种半导体结构与其制作方法。
本申请的一种典型的实施方式中，提供了一种半导体结构的制作方法，该制作方法包括：
在衬底10的裸露表面上形成鳍300和预盖帽层42，如图3和图4所示，上述鳍300包括导电沟道部310，上述导电沟道部310的材料包括SiGe和/或Ge，上述衬底10为Si衬底10或SOI衬底10，上述预盖帽层42位于上述鳍300的远离衬底10的表面上，上述预盖帽层42为Si层。
上述的制作方法中，在鳍的表面上形成了Si的预盖帽层，在后续的假栅以及侧墙的刻蚀过程中，无需高选择比地停在高迁移率的材料上，而是高选择比地停在预盖帽层上，即停在Si层上，使得假栅和侧墙的刻蚀工艺与现有技术中的基于硅衬底或者SOI衬底的半导体器件的假栅和侧墙的刻蚀工艺相同，从而使得包括高迁移率导电沟道的器件的制作工艺的难度较低，也使得本申请的包括高迁移率导电沟道的器件与现有技术中的硅集成工艺兼容。另外，预盖帽层在后续的制作工艺中可以保护高迁移率沟道不受刻蚀、清洗等工艺的影响，进一步保证了器件具有良好的性能。
上述的制作方法不仅适用于STI first工艺，也适用于STI last工艺，其中，STIfirst工艺就是指先形成STI然后再形成鳍，而STI last工艺刚好相反，先通过形成鳍，然后再形成STI。
具体地，对于STI last工艺来说，上述鳍300和上述预盖帽层42的形成过程包括：在上述衬底10的表面上设置沟道结构30，上述沟道结构30包括导电沟道层31，如图1和图2所示，图1中，沟道结构30仅包括导电沟道层31，例如，Ge含量在30％～70％之间的SiGe导电沟道层31，而图2中，沟道结构30包括交替设置导电沟道层31和牺牲层32，当然导电沟道层31和牺牲层32的设置顺序以及个数并不限于图2中所示，二者的顺序可以互换，个数也可以根据实际情况来确定，导电沟道层的数量可以为一个或者多个，对应的纳米线个数为一个或者多个，一种具体的实施例中，牺牲层32为Ge含量在20％～60％之间的SiGe，导电沟道层31为Ge含量在30％～70％之间的SiGe，具体地，沟道中的牺牲层32和导电沟道层31的生长工艺可以是减压外延或分子束外延等；在上述沟道结构30的裸露表面上设置预盖帽材料41，形成图1或图2所示的结构；至少刻蚀去除部分上述沟道结构30和部分上述预盖帽材料41，至少剩余的上述沟道结构30形成上述鳍300，剩余的上述预盖帽材料41形成上述预盖帽层42，如图3和图4所示。图5为图3的沿着鳍300的长度方向(垂直纸面或显示屏幕向里的方向)的截面图，图6为图4的沿着鳍300的长度方向(垂直纸面或显示屏幕向里的方向)的截面图。需要说明的是，后续的图13至图16也是沿着鳍的长度方向(垂直纸面或显示屏幕向里的方向)的截面图。
上述的方案中，沟道结构和预盖帽材料可以为同步外延，也可以异步外延，同步外延就是指外延完沟道结构直接外延预盖帽材料，异步外延就是指外延完沟道结构后，先进行其他的工艺，然后再外延预盖帽材料。
在实际的应用过程中，为了进一步向导电沟道层31提供应力，从而进一步改善导电沟道340的驱动性能，本申请的一种实施例中，在设置上述沟道结构30之前，上述鳍300的制作过程还包括：在上述衬底10的裸露表面上设置预应变缓冲层21，如图1和图2所示，至少刻蚀去除部分上述沟道结构30和部分上述预盖帽材料41的过程还包括：去除部分上述预应变缓冲层21，形成应变缓冲层20，即形成的鳍300至少包括导电沟道部310和部分的应变缓冲层20，如图3和图4所示，鳍包括应变缓冲层20的突出部。
在形成鳍300和预盖帽层42之后，上述制作方法还包括：在包括鳍300和预盖帽层42的结构的裸露表面上设置绝缘隔离材料，经过平坦化工艺，形成绝缘隔离层50，也可以称为STI(浅槽隔离结构)，如图7和图8所示。
具体地，对于STI first工艺来说，在衬底的裸露表面上形成鳍300和预盖帽层42的过程包括：形成包括至少一个突出部的预衬底；在上述预衬底的裸露表面上设置绝缘隔离层；去除上述突出部，在绝缘隔离层50之间形成与剩余的上述预衬底连通的凹槽51，剩余的上述预衬底为衬底10，如图9和图10所示；在上述凹槽51中至少依次填充导电沟道部的材料和预盖帽材料41，形成上述鳍300和上述预盖帽层42，如图11和图12所示。对于FinFET来说，在凹槽中填充导电沟道部的材料即可，对于纳米线器件来说，需要在凹槽中交替填充导电沟道部的材料和牺牲材料，形成导电沟道部310和牺牲部320，其中，导电沟道部包括导电沟道。
需要说明的是，无特殊说明的情况下，本申请的导电沟道部的材料就是导电沟道部的材料，也是导电沟道层的材料。
上述的方案中，导电沟道部的材料和预盖帽材料可以为同步外延，也可以异步外延，同步外延就是指外延完导电沟道部的材料直接外延预盖帽材料，异步外延就是指外延完导电沟道部的材料后，先进行其他的工艺，然后再外延预盖帽材料。
在实际的应用过程中，为了进一步向导电沟道部310提供应力，从而进一步改善导电沟道部310的驱动性能，本申请的一种实施例中，在上述凹槽51中至少依次填充导电沟道部的材料和预盖帽材料41包括：在上述凹槽51中填充应变缓冲材料，形成应变缓冲层20，如图11和图12所示；在上述凹槽51中的上述应变缓冲层20的裸露表面上依次填充导电沟道部的材料和上述预盖帽材料41，形成上述鳍300和上述预盖帽层42，如图11和图12所示。
本申请的应变缓冲层可以选择任何合适的材料形成，本申请的一种实施例中，上述应变缓冲层的材料包括Si1-xGex，其中，0<x≤100％，这就表示该缺陷层可以为Ge层，也可以为SiGe层，还可以为叠置的Ge层与SiGe层。一种具体的实施例中，上述应缓冲层的材料为SiGe层，且10％≤x≤50％，这样可以既保证一定应力的需求，又能较容易工艺实现。本申请的半导体结构可以为包括衬底以及导电沟道的任何结构，对应的制作方法可以为任何包括衬底以及导电沟道的半导体结构的制作方法，本领域技术人员可以将该制作方法应用在合适的半导体结构的制作过程中。
一种具体的实施例中，本申请的上述半导体结构为纳米线器件或者三维FinFET，因此，在形成鳍300和预盖帽层42后，上述制作方法还包括：
在上述预盖帽层42的部分裸露表面上设置假栅，假栅的制作方法可以参见现有技术中的可行的方式；
在上述假栅的两侧的上述预盖帽层42的部分裸露表面上设置侧墙；
在上述侧墙两侧的上述预盖帽层42的裸露表面上设置源漏外延层60，上述源漏外延层60与位于上述侧墙两侧的上述鳍300形成源/漏区；
去除上述假栅，形成如图13或图14所示的结构；
至少去除表面裸露的部分上述预盖帽层42，即去除预盖帽层42中表面裸露的部分，使得上述导电沟道340的远离上述衬底10的表面裸露，如图15和图16所示，且剩余的上述预盖帽层42为盖帽层40，对于FinFET器件直接采用湿法腐蚀溶液高选择比去除暴露的预盖帽层42(作为第一源/漏区域的预盖帽层42保留)，例如采用TMAH溶液。
当该半导体结构为纳米线器件的情况下，上述鳍300包括交替设置的牺牲部320和导电沟道部310，如图14所示，至少去除表面裸露的部分上述预盖帽层42的过程还包括去除部分上述牺牲部320的步骤，即进行纳米线的释放，使得导电沟道340的表面裸露出来，形成图16所示的结构。
为了进一步改善高迁移率材料的导电沟道340的界面态和载流子迁移率，本申请的一种实施例中，去除表面裸露的部分上述预盖帽层42之后形成待钝化结构，上述制作方法还包括：对上述待钝化结构进行第一次氧化，在上述导电沟道340的裸露表面上形成第一钝化层，上述第一次氧化的温度在260～450℃之间，上述第一次氧化的时间在1～30min之间。
为了更进一步改善高迁移率材料的导电沟道340的界面态和载流子迁移率，避免去除表面裸露的部分上述预盖帽层42的过程对高迁移率沟道的影响，本申请的一种实施例中，在形成上述第一钝化层之后，上述制作方法还包括：去除上述第一钝化层；对剩余的上述待钝化结构进行第二次氧化，在裸露的上述导电沟道340的表面上形成第二钝化层70，如图17和图18所示，上述第二次氧化的温度在260～450℃之间，上述第二次氧化的时间在1～30min之间。
当然，本申请的制作方法中，也可以不去除第一钝化层，即保留第一钝化层，且将其作为最终器件中的结构。
上述的第一次钝化和第二次钝化都可以采用合适的氧化工艺实施，本申请的一种具体的实施例中，上述第一次氧化包括以下步骤中的至少之一：采用O3对上述待钝化结构进行氧化；采用快速氧化法(RTO)对上述待钝化结构进行氧化；采用快速热处理法(RTP)在O2的氛围中对上述待钝化结构进行氧化。也就是说对应的第一次氧化可以包括上述三个步骤中的一个，也可以包括三个步骤中的多个，当包括多个时，可以根据实际情况设置合适的顺序且合适的工艺参数。
同样地，上述第二次氧化包括以下步骤中的至少之一：采用O3对剩余的上述待钝化结构进行氧化；采用快速氧化法对剩余的上述待钝化结构进行氧化；采用快速热处理法在O2的氛围中对剩余的上述待钝化结构进行氧化。也就是说对应的第二次氧化可以包括上述三个步骤中的一个，也可以包括三个步骤中的多个，当包括多个时，可以根据实际情况设置合适的顺序且合适的工艺参数。
在钝化后，对于FinFET或纳米线来说，制作过程还包括：高k介质以及金属栅的淀积等工艺，这些工艺与体硅FinFET或纳米线相同，此处就不再赘述了。
本申请的预盖帽层的厚度可以为任何合适的厚度，本领域技术人员可以根据实际情况来设置合适厚度的预盖帽层。本申请的一种具体的实施例中，上述预盖帽层的厚度在1～15nm之间，这样可以既有足够的厚度满足工艺中清洗、注入、刻蚀对高迁移率沟道的影响，又不会厚度太厚导致热预案的变化，最终影响器件性能。
另外，本申请的预盖帽层与沟道结构可以同步外延，也可以异步外延，本领域技术人员可以根据实际情况选择合适的方式来外延盖帽层。
本申请的另一种典型的实施方式中，提供了一种半导体结构，该半导体结构由上述的制作方法制作而成。
该半导体结构的制作工艺难度较低，且具有良好的性能。
本申请的再一种典型的实施方式中，提供了一种半导体结构，如图15或16所示，该半导体结构包括：
衬底10，上述衬底为Si衬底或SOI衬底；
导电沟道340，位于上述衬底的表面上，上述导电沟道的材料包括SiGe和/或Ge；
第一源/漏区330，位于上述导电沟道340的两侧且位于上述衬底10的表面上，上述第一源/漏区330的远离上述衬底10的表面与上述衬底10的表面之间的距离为h1，上述导电沟道340的远离上述衬底10的表面与上述衬底10的表面之间的距离为h2，h1≥h2，即第一源/漏区330的远离衬底的表面与导电沟道的远离衬底的表面平齐或者第一源/漏区330的远离衬底的表面高于导电沟道的远离衬底的表面，对于FinFET来说，两个表面可能平齐，对于纳米线器件来说，第一源/漏区330的远离衬底的表面可能高于导电沟道的远离衬底的表面，如图16所示，实际是第一源/漏区330就是在制作过程中鳍300中位于导电沟道340两侧的部分，这一部分可以和后续的源漏外延层60(可以成为第二源漏区)形成源漏区；
盖帽层40，位于上述第一源/漏区的远离上述衬底10的表面上，上述盖帽层40为Si层。
上述的半导体结构中包括盖帽层40，且该盖帽层40位于上述第一源/漏区330的远离上述衬底10的表面上，由于假栅和侧墙的形成过程都需要刻蚀掉假栅材料和侧墙材料位于盖帽层上的部分，高选择比地停在盖帽层40上，即停在Si层上，无需高选择比地停在高迁移率的材料上，该半导体结构使得假栅和侧墙的刻蚀工艺与现有技术中的基于硅衬底或者SOI衬底的半导体器件的假栅和侧墙的刻蚀工艺相同，从而使得该半导体器件的制作工艺的难度较低，也使得本申请的包括高迁移率导电沟道的器件与现有技术中的硅集成工艺兼容。
为了进一步向导电沟道层31提供应力，从而进一步改善导电沟道340的驱动性能，本申请的一种实施例中，上述鳍300还包括至少部分应变缓冲层20，上述至少部分应变缓冲层20位于上述衬底10和上述导电沟道340之间。对于不同的制作工艺，鳍300中包括的应变缓冲层20的多少不同，对于STI first工艺来说，鳍300包括应变缓冲层20这个整体，如图11和图12所示，对于STI lsst工艺来说，鳍300包括部分的应变缓冲层20，即包括应变缓冲层20的突出部，如图7和图8所示。当然对于鳍300包括部分的应变缓冲层20的结构来说，该半导体结构还包括另外一部分的应变缓冲层20，具体如图11和图12所示。
本申请的应变缓冲层可以选择任何合适的材料形成，本申请的一种实施例中，上述应变缓冲层的材料包括Si1-xGex，其中，0<x≤100％，这就表示该缺陷层可以为Ge层，也可以为SiGe层，还可以为叠置的Ge层与SiGe层。一种具体的实施例中，上述应缓冲层的材料为SiGe层，且10％≤x≤50％，这样可以既保证一定应力的需求，又能较容易工艺实现。
本申请的盖帽层的厚度可以为任何合适的厚度，本领域技术人员可以根据实际情况来设置合适厚度的盖帽层。本申请的一种具体的实施例中，上述盖帽层的厚度在1～15nm之间，这样可以既有足够的厚度满足工艺中清洗、注入、刻蚀对高迁移率沟道的影响，又不会厚度太厚导致热预案的变化，最终影响器件性能。
本申请的一种实施例中，上述半导体器件还包括第一钝化层或第二钝化层，第一钝化层或第二钝化层至少位于上述导电沟道的远离上述衬底的表面上。如图17和图18所示，半导体结构包括第二钝化层70，图17为FinFET的部分结构，图18为纳米线器件中的部分结构，该结构中，第二钝化层70不仅位于导电沟道的远离衬底的表面上，其还位于导电沟道的靠近衬底的表面上。
一种具体的实施例中，本申请的上述半导体结构为纳米线器件或者三维FinFET，该结构还包括源漏外延层(即第二源漏区)、高K介质和金属栅等结构，这些结构与现有技术中中器件的结构相同，此处就不再赘述了。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请的制作方法中，在鳍的表面上形成了Si的预盖帽层，在后续的假栅以及侧墙的刻蚀过程中，无需高选择比地停在高迁移率的材料上，而是高选择比地停在预盖帽层上，即停在Si层上，使得假栅和侧墙的刻蚀工艺与现有技术中的基于硅衬底或者SOI衬底的半导体器件的假栅和侧墙的刻蚀工艺相同，从而使得包括高迁移率导电沟道的器件的制作工艺的难度较低，也使得本申请的包括高迁移率导电沟道的器件与现有技术中的硅集成工艺兼容。另外，预盖帽层在后续的制作工艺中可以保护高迁移率沟道不受刻蚀、清洗等工艺的影响，进一步保证了器件具有良好的性能。
2)、本申请的半导体结构中包括盖帽层，且该盖帽层位于上述第一源/漏区的远离上述衬底的表面上，由于假栅和侧墙的形成过程都需要刻蚀掉假栅材料和侧墙材料位于盖帽层上的部分，高选择比地停在盖帽层上，即停在Si层上，无需高选择比地停在高迁移率的材料上，该半导体结构使得假栅和侧墙的刻蚀工艺与现有技术中的基于硅衬底或者SOI衬底的半导体器件的假栅和侧墙的刻蚀工艺相同，从而使得该半导体器件的制作工艺的难度较低，也使得本申请的包括高迁移率导电沟道的器件与现有技术中的硅集成工艺兼容。
以上上述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (16)
1.一种半导体结构的制作方法，其特征在于，包括：
在衬底的裸露表面上形成鳍和预盖帽层，所述鳍包括导电沟道部，所述导电沟道部的材料包括SiGe和/或Ge，所述衬底为Si衬底或SOI衬底，所述预盖帽层位于所述鳍的远离衬底的表面上，所述预盖帽层为Si层。
2.根据权利要求1所述的制作方法，其特征在于，所述鳍和所述预盖帽层的形成过程包括：
在所述衬底的表面上设置沟道结构，所述沟道结构包括导电沟道层；
在所述沟道结构的裸露表面上设置预盖帽材料；
至少刻蚀去除部分所述沟道结构和部分所述预盖帽材料，剩余的所述沟道结构形成所述鳍，剩余的所述预盖帽材料形成所述预盖帽层。
3.根据权利要求2所述的制作方法，其特征在于，
在设置所述沟道结构之前，所述鳍的制作过程还包括：在所述衬底的裸露表面上设置预应变缓冲层；
至少刻蚀去除部分所述沟道结构和部分所述预盖帽材料的过程还包括：去除部分所述预应变缓冲层，形成应变缓冲层。
4.根据权利要求1所述的制作方法，其特征在于，在衬底的裸露表面上形成鳍和预盖帽层的过程包括：
形成包括至少一个突出部的预衬底；
在所述预衬底的裸露表面上设置隔离绝缘层；
去除所述突出部，形成与剩余的所述预衬底连通的凹槽，剩余的所述预衬底为衬底；
在所述凹槽中至少依次填充导电沟道部的材料和预盖帽材料，形成所述鳍和所述预盖帽层。
5.根据权利要求4所述的制作方法，其特征在于，在所述凹槽中至少依次填充导电沟道部的材料和预盖帽材料包括：
在所述凹槽中填充应变缓冲材料，形成应变缓冲层；
在所述凹槽中的所述应变缓冲层的裸露表面上依次填充导电沟道部的材料和所述预盖帽材料，形成所述鳍和所述预盖帽层。
6.根据权利要求3或5所述的制作方法，其特征在于，所述应变缓冲层的材料包括Si1- xGex，其中，0<x≤100％；优选地，10≤x≤50％。
7.根据权利要求1所述的制作方法，其特征在于，所述制作方法还包括：
在所述预盖帽层的部分裸露表面上设置假栅；
在所述假栅的两侧的所述预盖帽层的部分裸露表面上设置侧墙；
在所述侧墙两侧的所述预盖帽层的裸露表面上设置源漏外延层，所述源漏外延层与位于所述侧墙两侧的所述鳍形成源/漏区；
去除所述假栅；
至少去除表面裸露的部分所述预盖帽层，使得所述导电沟道部中的导电沟道的远离所述衬底的表面裸露，且剩余的所述预盖帽层为盖帽层，
在所述鳍包括交替设置的所述导电沟道部和牺牲部的情况下，至少去除表面裸露的部分所述预盖帽层的过程还包括去除部分的所述牺牲部的步骤。
8.根据权利要求7所述的制作方法，其特征在于，去除表面裸露的部分所述预盖帽层之后形成待钝化结构，所述制作方法还包括：
对所述待钝化结构进行第一次氧化，在所述导电沟道的裸露表面上形成第一钝化层，所述第一次氧化的温度在260～450℃之间，所述第一次氧化的时间在1～30min之间。
9.根据权利要求8所述的制作方法，其特征在于，所述第一次氧化包括以下步骤中的至少之一：
采用O3对所述待钝化结构进行氧化；
采用快速氧化法对所述待钝化结构进行氧化；
采用快速热处理法在O2的氛围中对所述待钝化结构进行氧化。
10.根据权利要求8或9所述的制作方法，其特征在于，在形成所述第一钝化层之后，所述制作方法还包括：
去除所述第一钝化层；
对剩余的所述待钝化结构进行第二次氧化，在裸露的所述导电沟道的表面上形成第二钝化层，所述第二次氧化的温度在260～450℃之间，所述第二次氧化的时间在1～30min之间。
11.根据权利要求10所述的制作方法，其特征在于，所述第二次氧化包括以下步骤中的至少之一：
采用O3对剩余的所述待钝化结构进行氧化；
采用快速氧化法对剩余的所述待钝化结构进行氧化；
采用快速热处理法在O2的氛围中对剩余的所述待钝化结构进行氧化。
12.根据权利要求1所述的制作方法，其特征在于，所述预盖帽层的厚度在1～15nm之间。
13.一种半导体结构，其特征在于，包括：
衬底，所述衬底为Si衬底或SOI衬底；
导电沟道，位于所述衬底的表面上，所述导电沟道的材料包括SiGe和/或Ge；
第一源/漏区，位于所述导电沟道的两侧且位于所述衬底的表面上，所述第一源/漏区的远离所述衬底的表面与所述衬底的表面之间的距离为h1，所述导电沟道的远离所述衬底的表面与所述衬底的表面之间的距离为h2，h1≥h2；
盖帽层，位于所述第一源/漏区的远离所述衬底的表面上，所述盖帽层为Si层。
14.根据权利要求13所述的半导体结构，其特征在于，所述鳍还包括：
至少部分应变缓冲层，所述至少部分应变缓冲层位于所述衬底和所述导电沟道之间，所述应变缓冲层的材料包括Si1-xGex，其中，0<x≤100％；优选地，10≤x≤50％。
15.根据权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括：
第一钝化层或第二钝化层，位于所述导电沟道的远离所述衬底的表面上。
16.根据权利要求13至15中任一项所述的半导体结构，其特征在于，所述盖帽层的厚度在1～15nm之间。
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| CN110896034A (zh) * | 2019-11-08 | 2020-03-20 | 中国科学院微电子研究所 | 一种鳍状结构及半导体器件的制备方法 |
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2019
- 2019-03-08 CN CN201910176515.XA patent/CN109920738A/zh active Pending
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