CN109887850B - 一种3d封装多点焊接的方法及装置、设备及存储介质 - Google Patents

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Abstract

本申请实施例公开了一种3D封装多点焊接的方法及装置、设备及存储介质。该方法包括，确定3D封装中需要相互连接的M条接线；将所述M条接线焊接在相互连通的同一组合焊盘上，形成N个焊接点；其中，M和N为大于等于2的正整数，N小于等于M。本申请实施例所公开的3D封装中将焊接在一起的多条接线进行分组，分别焊接在不同的焊接点上，从而有效提升了焊接的可靠性，防止虚焊脱落。

Description

一种3D封装多点焊接的方法及装置、设备及存储介质
技术领域
本申请实施例涉及半导体制造技术，涉及但不限于一种3D封装多点焊接的方法及装置、设备及存储介质。
背景技术
在半导体制造领域，3D封装为多层的堆叠形式，通常需要将多条接线以堆积的形式焊接在一个焊盘上，而这种方式的工艺难度较大，容易产生应力形变，机械强度差，容易发生虚焊或脱落的情况，可靠性差，从而引起良品率的下降。
发明内容
有鉴于此，本申请实施例为解决现有技术中存在的至少一个问题而提供一种3D封装多点焊接的方法及装置、设备及存储介质。
本申请实施例的技术方案是这样实现的：
本申请实施例提供一种3D封装多点焊接的方法，该方法包括：
确定3D封装中需要相互连接的M条接线；
将所述M条接线焊接在相互连通的同一组合焊盘上，形成N个焊接点；其中，M和N为大于等于2的正整数，N小于等于M。
本申请实施例还提供一种3D封装多点焊接的装置，该装置包括：
确定单元，配置为确定3D封装中需要相互连接的M条接线；
焊接单元，配置为将所述M条接线焊接在相互连通的同一组合焊盘上，形成N个焊接点；其中，M和N为大于等于2的正整数，N小于等于M。
本申请实施例还提供一种3D封装多点焊接的设备，该设备包括：存储器、处理器及操作部件，存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时控制所述操作部件实现上述3D封装多点焊接的方法。
本申请实施例还提供一种计算机可读存储介质，该计算机可读存储介质中存储有计算机可执行指令，该计算机可执行指令配置为执行上述3D封装多点焊接的方法。
本申请实施例中，3D封装中需要焊接在一起的多条接线进行分组，分别焊接在不同的焊接点上，有效提升了焊接的可靠性，防止虚焊脱落。
附图说明
图1A为3D封装的焊接原理示意图；
图1B为将多条接线焊接在一个焊盘上的扫描电镜图像；
图2为本申请实施例提供的一种3D封装多点焊接的方法实现流程示意图；
图3A为本申请实施例的组合焊盘的一种组成结构示意图；
图3B为本申请实施例的组合焊盘的另一种组成结构示意图；
图4A为本申请实施例的一种情况的焊接原理示意图；
图4B为本申请实施例的另一种情况的焊接原理示意图；
图4C为本申请实施例的又一种情况的焊接原理示意图；
图5为本申请实施例的一种3D封装多点焊接的装置的组成结构示意图；
图6为本申请实施例的一种3D封装多点焊接的设备的实体示意图。
具体实施方式
下面结合附图和实施例对本申请的技术方案进一步详细阐述。
相关技术中通常将3条以上的接线焊接在一个焊盘上，如图1A所示，3D堆叠结构的芯片，通常会存在将多条接线焊接11在一个焊盘10上的需求。图1B为3条接线焊接在一个焊盘上的扫描电镜图像，如图1B所示，3条接线11堆叠焊接在焊盘10上。这种情况接线需要向不同方向弯折，焊点容易产生形变，机械强度较差，容易发生虚焊，甚至脱落的情况。
本申请实施例提供一种3D封装多点焊接的方法，图2为本申请实施例一种3D封装多点焊接的方法的实现流程示意图，如图2所示，该方法包括：
步骤S101、确定3D封装中需要相互连接的M条接线；
步骤S102、将所述M条接线焊接在相互连通的同一组合焊盘上，形成N个焊接点；其中，M和N为大于等于2的正整数，N小于等于M。
当有M条接线需要与同一管脚相连接，相关技术中，将M条接线焊接在同一焊盘上，形成一个焊接点。这里，将M条接线分开焊接在不同的焊接点上，并通过组合焊盘连接在一起。这样，就避免了M条接线全部焊接在同一焊盘的同一焊接点上，而导致的容易脱落的现象，提升了焊接的可靠性。
在其他实施例中，所述组合焊盘包括P个焊盘；P为大于等于1的整数。
这里，将M条接线焊接在一个组合焊盘上，该组合焊盘可以是相互连接的多个焊盘，也可以是一个面积较大的焊盘，例如长方形焊盘。在该组合焊盘上，能够形成至少两个焊接点。
本申请实施例提供另一种3D封装多点焊接的方法，该方法包括：
步骤S201、确定3D封装中需要相互连接的M条接线；
步骤S202、将所述M条接线焊接在相互连通的同一组合焊盘上，形成N个焊接点；其中，M和N为大于等于2的正整数，N小于等于M。
所述组合焊盘包括P个焊盘，P大于等于2；所述P个焊盘通过导电材料进行连通；其中，每一焊盘上分别能够形成至少一个焊接点；如图3A所示，焊盘21与焊盘22通过导电材料连接形成组合焊盘，焊盘21和焊盘22上分别能够形成一个焊接点30。
这里，组合焊盘由至少两个通过导电材料进行连通的焊盘组成。将M条接线分别焊接在不同的焊盘上，共形成N个焊接点，从而降低工艺难度，提升良品率和可靠性。
本申请实施例提供另一种3D封装多点焊接的方法，该方法包括：
步骤S301、确定3D封装中需要相互连接的M条接线；
步骤S302、将M条接线分为P组，分别对应所述P个焊盘；
步骤S303、将每组接线分别焊接在对应的焊盘上，在每一所述焊盘上形成至少一个焊接点，使所述M条接线焊接在所述组合焊盘上，形成N个焊接点；其中，每一焊接点上的接线数量小于等于3；其中，M和N为大于等于2的正整数，N小于等于M。
所述组合焊盘包括P个焊盘，P大于等于2；所述P个焊盘通过导电材料进行连通；其中，每一焊盘上分别能够形成至少一个焊接点。
这里，每一焊盘上至少包括一个焊接点，将每组接线分别焊接在每一焊盘上，共形成N个焊接点，每个焊接点上接线的数量小于等于3。这样，可以根据实际需求进行灵活设置，每个焊接点上都焊接较少的接线，保证良品率和可靠性。
在其他实施例中，每组所述接线的数量的差值小于2。
这里，采用平均分配的原则，每个焊接点上焊接的接线数量与其他焊接点上的接线数量相同或相差为1。
本申请实施例提供另一种3D封装多点焊接的方法，该方法包括：
步骤S401、确定3D封装中需要相互连接的M条接线；
步骤S402、将所述M条接线焊接在相互连通的同一组合焊盘上，形成N个焊接点；其中，M和N为大于等于2的正整数，N小于等于M。
所述组合焊盘包括P个焊盘，其中P等于1。所述焊盘上能够形成至少两个焊接点，其面积足够大，可以为长方形焊盘，也可以是面积较大的正方形焊盘或圆形焊盘。如图3B所示，长方形的焊盘23上能够形成两个焊接点30。
这里，通过组合焊盘包括一个焊盘，该焊盘上可以容纳至少两个焊接点。在实际应用中，可以采用长方形焊盘的设计。将M条接线分别焊接在多个焊接点上，工艺简单，可靠性高，能够有效提高良品率。
本申请实施例提供另一种3D封装多点焊接的方法，该方法包括：
步骤S501、确定3D封装中需要相互连接的M条接线；
步骤S502、将M条接线分为N组，每组接线的数量小于等于3；
步骤S503、将同一组接线焊接在一个焊接点上，使所述M条接线焊接在所述组合焊盘上，形成N个焊接点；其中，M和N为大于等于2的正整数，N小于等于M。
所述组合焊盘包括P个焊盘，其中P等于1。所述焊盘上能够形成至少两个焊接点。
这里，通过组合焊盘包括一个焊盘，该焊盘上可以容纳至少两个焊接点。在实际应用中，可以采用长方形焊盘的设计。将M条接线分别焊接在多个焊接点上，每一焊接点上保证接线的数量都不大于3，从而有效提高良品率。
在其他实施例中，每组所述接线的数量的差值小于2。
这里，采用平均分配的原则，每个焊接点上焊接的接线数量与其他焊接点上的接线数量相同或相差为1。
本申请实施例提供一种3D封装多点焊接的方法，该方法包括：
增加虚设焊盘或者改变焊盘的形状、尺寸，将至少两条接线对应同一焊盘的情况分解为对应不同焊盘的情况。
设置至少两个焊盘，并用导电材料将其连通，当有至少两条接线需要连接时，将至少两条接线分别焊接在至少两个焊盘上。
在其他实施例中，在至少两条接线对应同一焊盘时，将对应的焊盘设置为长方形，将至少两条接线分别焊接在长方形的焊盘上，并形成至少两个焊接点。
在一实施例中，如图4A所示，接线11、接线12和接线13对应同一焊盘10。设置相互连通的两个焊盘分别为焊盘21和焊盘22，将接线11与接线12焊接在焊盘21上；将接线13焊接在焊盘22上。
在另一实施例中，如图4B所示，接线11、接线12、接线13和接线14对应同一焊盘10。设置相互连通的两个焊盘，分别为焊盘21和焊盘22，将接线11与接线12焊接在焊盘21上；将接线13和接线14焊接在焊盘22上。
在又一实施例中，如图4C所示，存在大量接线，例如十条接线需要焊接在焊盘10上，此时，设置长方形的焊盘31和焊盘32，将其中5条接线焊接在焊盘31上，并形成两个焊接点，焊接点311用于连接3条接线，焊接点312用于连接2条接线；将另外5条接线焊接在焊盘32上，并形成两个焊接点，焊接点321用于连接2条接线，焊接点322用于连接3条接线；再将焊接点312和焊接点321通过接线连接起来。
基于前述的实施例，本申请实施例提供一种3D封装多点焊接的装置，如图5所示，所述装置500包括确定部件501和焊接部件502，其中：
确定部件501，配置为确定3D封装中需要相互连接的M条接线；
焊接部件502，配置为将所述M条接线焊接在相互连通的同一组合焊盘上，形成N个焊接点；其中，M和N为大于等于2的正整数，N小于等于M。
以上装置实施例的描述，与上述方法实施例的描述是类似的，具有同方法实施例相似的有益效果。对于本申请装置实施例中未披露的技术细节，请参照本申请方法实施例的描述而理解。
需要说明的是，本申请实施例中，如果以软件功能模块的形式实现上述的3D封装多点焊接的方法，并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请实施例的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台3D封装多点焊接的设备执行本申请各个实施例所述方法的全部或部分。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read Only Memory，ROM)、磁碟或者光盘等各种可以存储程序代码的介质。这样，本申请实施例不限制于任何特定的硬件和软件结合。
对应地，本申请实施例提供一种3D封装多点焊接的设备，包括存储器、处理器及操作部件，存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时控制所述操作部件实现上述实施例中提供的3D封装多点焊接方法中的步骤。其中，操作部件可以包括上述装置中的确定部件和焊接部件等。
对应地，本申请实施例提供一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该计算机程序被处理器执行时实现上述实施例中提供的3D封装多点焊接方法中的步骤。
这里需要指出的是：以上存储介质和设备实施例的描述，与上述方法实施例的描述是类似的，具有同方法实施例相似的有益效果。对于本申请存储介质和设备实施例中未披露的技术细节，请参照本申请方法实施例的描述而理解。
需要说明的是，图6为本申请实施例3D封装多点焊接的设备的一种硬件实体示意图，如图6所示，该设备600的硬件实体包括：存储器601、处理器602、通信接口603和操作部件604，其中：
处理器602通常控制设备600的总体操作。
通信接口603可以使该设备600通过网络与其他终端或服务器通信。
操作部件604可以包括上述装置中的确定部件和焊接部件等，用于执行实际的操作步骤。
存储器601配置为存储由处理器602可执行的指令和应用，还可以缓存待处理器602以及操作部件604中各模块待处理或已经处理的数据(例如，图像数据、音频数据、语音通信数据和视频通信数据)，可以通过闪存(FLASH)或随机访问存储器(Random AccessMemory，RAM)实现。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个***，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元；既可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
另外，在本申请各实施例中的各功能单元可以全部集成在一个处理单元中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：移动存储设备、只读存储器(Read Only Memory，ROM)、磁碟或者光盘等各种可以存储程序代码的介质。
或者，本申请上述集成的单元如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请实施例的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台3D封装多点焊接的设备执行本申请各个实施例所述方法的全部或部分。而前述的存储介质包括：移动存储设备、ROM、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本申请的实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (6)

1.一种3D封装多点焊接的方法，其特征在于，所述方法包括：
确定3D封装的多层堆叠结构中不同层堆叠结构需要相互连接的M条接线；
将所述M条接线焊接在相互连通的同一组合焊盘上，形成N个焊接点，以防止所述M条接线焊接在同一个焊点上产生应力形变；其中，M为大于等于4的正整数；N为大于等于2的正整数，N小于等于M；
所述组合焊盘包括P个焊盘；P为大于等于2的整数；
所述P个焊盘通过连接线直接进行连通；其中，每一焊盘上分别形成至少一个焊接点。
2.根据权利要求1所述的方法，其特征在于，所述将所述M条接线焊接在相互连通的同一组合焊盘上，形成N个焊接点的步骤，包括：
将M条接线分为P组，分别对应所述P个焊盘；
将每组接线分别焊接在对应的焊盘上，在每一所述焊盘上形成至少一个焊接点，使所述M条接线焊接在所述组合焊盘上，形成N个焊接点。
3.根据权利要求2所述的方法，其特征在于，每组所述接线的数量的差值小于2。
4.一种3D封装多点焊接的装置，其特征在于，所述装置包括：
确定部件，配置为确定3D封装的多层堆叠结构中不同层堆叠结构需要相互连接的M条接线；
焊接部件，配置为将所述M条接线焊接在相互连通的同一组合焊盘上，形成N个焊接点，以防止所述M条接线焊接在同一个焊点上产生应力形变；其中，M为大于等于4的正整数；N为大于等于2的正整数，N小于等于M；
所述组合焊盘包括P个焊盘；P为大于等于2的整数；
所述P个焊盘通过连接线直接进行连通；其中，每一焊盘上分别形成至少一个焊接点。
5.一种3D封装多点焊接的设备，其特征在于，所述设备包括：存储器、处理器及操作部件，存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时控制所述操作部件实现上述权利要求1至3任一项提供的方法。
6.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质中存储有计算机可执行指令，该计算机可执行指令配置为执行上述权利要求1至3任一项提供的方法。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1802742A (zh) * 2003-06-09 2006-07-12 飞思卡尔半导体公司 具有最优化的线接合配置的半导体封装
CN201655790U (zh) * 2010-04-17 2010-11-24 四川大雁微电子有限公司 一种铜铝线混合键合半导体芯片封装件
CN103929876A (zh) * 2013-01-11 2014-07-16 中兴通讯股份有限公司 一种印制电路板组合焊盘
US9209144B1 (en) * 2014-09-29 2015-12-08 Freescale Semiconductor, Inc. Substrate with electrically isolated bond pads

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004312008A (ja) * 2003-04-08 2004-11-04 Samsung Electronics Co Ltd 半導体マルチチップパッケージ及びその製造方法
US7326592B2 (en) * 2005-04-04 2008-02-05 Infineon Technologies Ag Stacked die package
US8963312B2 (en) * 2010-05-11 2015-02-24 Xintec, Inc. Stacked chip package and method for forming the same
KR101963314B1 (ko) * 2012-07-09 2019-03-28 삼성전자 주식회사 반도체 패키지 및 이의 제조 방법
US9627367B2 (en) * 2014-11-21 2017-04-18 Micron Technology, Inc. Memory devices with controllers under memory packages and associated systems and methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1802742A (zh) * 2003-06-09 2006-07-12 飞思卡尔半导体公司 具有最优化的线接合配置的半导体封装
CN201655790U (zh) * 2010-04-17 2010-11-24 四川大雁微电子有限公司 一种铜铝线混合键合半导体芯片封装件
CN103929876A (zh) * 2013-01-11 2014-07-16 中兴通讯股份有限公司 一种印制电路板组合焊盘
US9209144B1 (en) * 2014-09-29 2015-12-08 Freescale Semiconductor, Inc. Substrate with electrically isolated bond pads

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