CN109860098B - 一种soi器件结构及其制备方法 - Google Patents
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Abstract
本发明涉及半导体技术领域，尤其涉及一种SOI器件结构及其制备方法，该SOI器件结构，包括：第一绝缘层；位于所述第一绝缘层上方的器件层，所述器件层用于制备多个MOS器件；在所述第一绝缘层下方正对每个MOS器件沟道区均有第一背衬底层；在每个所述第一背衬底层的表面以及相邻的第一背衬底层之间隔离有第二绝缘层；正对每个所述第一背衬底层下方有连通所述第二绝缘层的接触孔；每个接触孔内填充有导电材料；在所述第二绝缘层表面形成每个接触孔的导电结构，将每个器件沟道区正对的第一背衬底层相互隔离，形成单独的第一背衬底层底部连接外部的导电结构，极大地减小芯片的设计和制造成本，简化了工艺，同时还可以提高器件抗辐照性能。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种SOI器件结构及其制备方法。
背景技术
绝缘体上硅(SOI，Silicon on Insulator)，是指在绝缘体(绝缘层)上方的半导体薄膜(器件层)中形成半导体器件的半导体器件制作方法，其绝缘层下方材料被称为背衬底层。同体硅工艺相比，SOI工艺制造的器件的优势：亚阈值斜率更陡峭，跨导和电流驱动能力更高，抗辐照性能更强，无闩锁效应，源/漏寄生电容更小等，因此，SOI工艺制造的器件也因此被称为“二十一世纪的微电子技术”。
为了更进一步的提高SOI器件的抗辐照性能，常采用的方法如下：
采用局部注氧的方法，在不同器件下方分别形成绝缘层并在绝缘层下方进行背衬底层引出的制备方法。
但是，该工艺制造难度大，生产成本高，且各背衬底层电信号均从芯片上方引出，布线困难，占用芯片面积大。
因此，如何通过操作方便的制备工艺来提高SOI器件的抗辐射照性能是目前亟待解决的技术问题。
发明内容
鉴于上述问题，提出了本发明以便提供一种克服上述问题或者至少部分地解决上述问题的光电探测器及其制作方法。
一方面，本发明实施例提供一种SOI器件结构的制备方法，所述SOI器件结构包括由下至上的背衬底层、第一绝缘层、器件层，包括：
对所述背衬底层进行刻蚀，保留所述背衬底层中与所述器件层的多个MOS器件的沟道区正对的多个第一背衬底层区域，刻蚀掉相邻的第一背衬底层区域之间的区域，形成隔离区域；
在所述第一背衬底层上形成第二绝缘层，使其填充隔离区域；
形成从所述第二绝缘层表面连通每个第一背衬底层的接触孔，采用导电材料填充每个接触孔，并在所述第二绝缘层表面形成每个接触孔的导电结构。
进一步地，所述第一背衬底层区域完全覆盖所述MOS器件沟道区正对方向的区域，且不超出所述MOS器件有源区正对方向的区域。
进一步地，在对所述背衬底层进行刻蚀之前，还包括：
将所述背衬底层减薄。
进一步地，在对所述背衬底层进行刻蚀之前，还包括：
在所述器件层上制备MOS器件；或者
在形成从所述第二绝缘层表面连通所述每个第一背衬底层区域的接触孔，采用导电材料填充所述接触孔，并在所述第二绝缘层表面形成每个接触孔的导电结构之后，还包括：
在所述器件层上制备MOS器件。
进一步地，所述第一绝缘层和所述第二绝缘层均采用如下任意一种绝缘材料：
二氧化硅、氮化硅、玻璃。
进一步地，所述器件层和所述第一背衬底层均采用如下任意一种半导体材料：
硅、砷化镓、氮化镓、碳化硅。
另一方面，本发明实施例还提供一种SOI器件结构，包括：
第一绝缘层；
位于所述第一绝缘层上方的器件层，所述器件层用于制备多个MOS器件；
在所述第一绝缘层下方正对每个MOS器件的沟道区均有第一背衬底层；
在每个所述第一背衬底层的表面以及相邻的第一背衬底层之间隔离有第二绝缘层；
正对每个所述第一背衬底层下方有连通所述第二绝缘层的接触孔；
每个接触孔内填充有导电材料；
在所述第二绝缘层表面形成每个接触孔的导电结构。
进一步地，所述第一背衬底层区域完全覆盖所述MOS器件沟道区正对方向的区域，且不超出所述MOS器件有源区正对方向的区域。
进一步地，所述第一绝缘层、第二绝缘层均采用如下任意一种绝缘材料：
二氧化硅、氮化硅、玻璃。
进一步地，所述第一背衬底层和所述器件层具体采用如下任意一种半导体材料：
硅、砷化镓、氮化镓、碳化硅。
本发明实施例中的一个或多个技术方案，至少具有如下技术效果或优点：
本发明提供一种SOI器件结构的制备方法，该SOI器件结构包括由下至上的背衬底层、第一绝缘层、器件层，该方法包括：对背衬底层进行刻蚀，保留背衬底层中与器件层的多个MOS器件沟道区正对的多个第一背衬底层区域，刻蚀掉相邻的第一背衬底层区域之间的区域，形成隔离区域；在第一背衬底层上形成第二绝缘层，使其填充隔离区域；形成从第二绝缘层表面连通每个第一背衬底层的接触孔，采用导电材料填充每个接触孔，并在第二绝缘层表面形成每个接触孔的导电结构，该制备工艺中完整保留了原有器件的结构，仅在背衬底层上通过隔离刻蚀的方法，将每个器件沟道区正对的第一背衬底层相互隔离，形成单独的第一背衬底层底部连接外部的导电结构，极大地减小芯片的设计和制造成本，简化了工艺，同时还可以提高器件抗辐照性能。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考图形表示相同的部件。在附图中：
图1示出了本发明实施例中SOI器件结构的制备方法的步骤流程示意图；
图2a-图2g示出了本发明实施例中SOI器件结构的制备方法中各个步骤对应的结构示意图；
图3示出了本发明实施例中SOI器件结构的结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
实施例一
本发明第一实施例提供了一种SOI器件结构的制作方法，该SOI器件结构包括由下至上的背衬底层、第一绝缘层、器件层，如图1所示，该制备方法具体包括：S11，对该背衬底层进行刻蚀，保留该背衬底层中与该器件层的多个MOS器件沟道区正对的多个第一背衬底层区域，刻蚀掉相邻的第一背衬底层区域之间的区域，形成隔离区域；S12，在该第一背衬底层上形成第二绝缘层，使其填充隔离区域；S13，形成从第二绝缘层表面连通每个第一背衬底层的接触孔，采用导电材料填充每个接触孔，并在第二绝缘层表面形成每个接触孔的导电结构。
该MOS器件的沟道区位于MOS器件的源极和漏极之间，且位于删极下方。
本发明中还包括在器件层上制备MOS器件的过程，具体可以是在对该背衬底层进行刻蚀之前，还可以是在第二绝缘层表面形成每个接触孔的导电结构之后进行。因此，整个SOI器件结构的制备方法不影响器件层上的MOS器件有源区的制备，由于对于已制备了器件有源区的结构，或者是未完成器件有源区的结构均可以通过本发明中的制备方法进行制备，因此，工艺更加灵活。
在具体的实施方式中，以该器件层上的MOS器件有源区已制备完成为例，在S11之前，如图2a所示，为已制备了MOS器件有源区的结构，该已制备的器件结构具体包括：由上至下的器件层、第一绝缘层106、背衬底层200，该器件层上的有源区已制备完成，其中，该器件层具体包括多组MOS器件有源区，以两组MOS管为例，MOS管1包括有源区100-1，102-1以及栅极101-1，在有源区100-1，102-1之间，且在该栅极101-1下方的沟道区111-1；与MOS管1相邻的一组MOS管2也包括有源区100-2，102-2以及栅极101-2，在有源区100-2，102-2之间，且在该栅极101-2下方的沟道区111-2。在上述两组MOS管之间有场区104，即绝缘材料区域。当然，在MOS管1与另外的MOS管i之间也有场区103，用于与另外的MOS管i进行隔离，在MOS管2与另外的MOS管j之间也有有场区105，用于与另外的MOS管j进行隔离。
上述器件层的厚度具体为80nm-500μm，第一绝缘层的厚度为100nm-100μm，背衬底层的初始厚度为100μm-2000μm
在该制备好的器件结构的基础上，在S11之前，还包括：将该背衬底层200减薄，得到如图2b所示的结构图。该减薄具体是为了改善晶圆的散热效果。
具体减薄的方法具体采用如下至少一种方法：
智能剥离技术工艺(Smart Cut)、机械研磨抛光工艺。
在将背衬底层200减薄的过程中，将晶圆的背衬底层朝上进行操作，将背衬底层200减薄和抛光至50nm～200μm，具体减薄后的厚度取决于工艺中能实现的深槽隔离的最大深度。
在对背衬底层200减薄之后，执行S11，对该背衬底层200进行刻蚀，具体如图2c所示，保留背衬底层200中与该器件层的多个MOS器件沟道区正对的多个第一背衬底层区域，由图中所示具体是保留MOS管1的有源区中沟道区111-1正对方向的区域，即图示中的109-1区域，以及MOS管2的有源区中沟道区111-2正对方向的区域，即图示中的109-2区域；刻蚀掉相邻的第一背衬底层区域之间的区域，形成隔离区域，由图中所示具体是场区103和MOS管1的有源区100-1和102-1、场区104、MOS管2的有源区100-2和102-2以及场区105分别正对方向的区域。
刻蚀之后，使得第一背衬底层区域完全覆盖该MOS器件沟道区正对方向的区域，且不超出该MOS器件的有源区正对方向的区域。
在本发明实施方式中，将第一背衬底层区域适当扩宽，是为了避免该第一背衬底层区域宽度不够，无法制备接触孔，进而能够保证在扩宽的第一背衬底层区域上可以制备接触孔。
上述采用的刻蚀方法具体为如下任意一种刻蚀方法：
湿法刻蚀、等离子体刻蚀、反应离子刻蚀，电子回旋共振刻蚀、感应耦合等离子刻蚀。当然，并不限定这几种刻蚀方法。
在具体的刻蚀过程中，通过淀积光刻胶，曝光、显影后，将背衬底层200中与该器件层的MOS器件沟道区正对方向的第一背衬底层109-1、109-2区域保留，使得裸露出背衬底层200中除了第一背衬底层109-1、109-2区域之外的其他区域，从而对该裸露出的区域进行刻蚀，并刻蚀至该第一绝缘层106，使得背衬底层200形成多个独立的第一背衬底层区域，具体是109-1、109-2区域。
刻蚀之后保留了MOS器件沟道区正对的第一背衬底层109-1、109-2区域，在有效进行性能调节，促进沟道区散热的同时，还可以减小MOS器件源极和漏极的寄生电容，提高了MOS器件响应速度。
在对背衬底层刻蚀之后，执行S12，如图2d所示，在第一背衬底层109-1、109-2上形成第二绝缘层107-1，使其填充该刻蚀区域。
可以采用淀积方法，该淀积方法具体是采用如下任意一种淀积方法在该第一背衬底层表面淀积第二绝缘层：
低压力化学气相沉积法(LPCVD)、等离子化学气相沉积法(PECVD)、常压化学气相沉积法(APCVD)，当然，并不限定这几种淀积方法。
在形成第二绝缘层107-1的过程中还包括将该第二绝缘层107-1平坦化，具体可以是回流、旋涂，或者反应刻蚀平坦化或者化学机械平坦化，使得保留的各第一背衬底层之间形成全介质电隔离，当然，并不仅限于上述的几种平坦化方法。
最后，执行S13，如图2e所示，形成从该第二绝缘层107-1表面连通该第一背衬底层109-1、109-2的接触孔，采用导电材料填充每个接触孔，并在第二绝缘层107-1表面形成每个接触孔的导电结构。
在该接触孔采用淀积方法填充导电材料110-1、110-2，并在该第二绝缘层107-1表面形成导电结构，通过该导电结构实现对第一背衬底层电压的调节控制。
在该导电材料突出接触孔的外部进行延展扩宽，进而使得形成的导电层能够成功连通至导电材料。
具体地，从该第二绝缘层107-1向该第一背衬底层109-1、109-2区域正下方刻蚀接触孔，然后，淀积导电材料110-1、110-2(如钨)，若109-1和109-2掺杂浓度低，无法同110-1和110-2形成欧姆接触，则可能还需要在淀积导电材料110-1和110-2之前，通过接触孔对第一背衬底层109-1,109-2进行重掺杂，以实现第一背衬底层和导电材料的欧姆接触。
该第二绝缘层107-1表面形成每个接触孔的导电结构，每个导电结构之间可相互隔离，也可互联，通过该导电结构可实现第一背衬底层109-1、109-2与芯片外部的电信号连接，通过该导电结构实现对第一背衬底层电压的调节控制。
具体地，在接触孔导电材料110-1和110-2中远离背衬底的表面淀积导电结构111-1和111-2，如图2f，二者可以相互联接，同时也可以淀积钝化层材料112-1，112-2，112-3之后通过钝化层的PAD开槽，将二者的电学参数引出到芯片外部进行电连接，如图2g。
具体该导电材料和导电结构均可采用如下任意一种材料：
金属、合金、无机非金属。
通过该导电结构调节各第一背衬底层109-1、109-2区域的电压值，从而控制其上方的MOS器件的阈值电压，对该MOS器件参数进行优化调整，抵消辐照对该SOI半导体产生的不良影响，提高了该器件的抗辐照性能。
而且，每个第一背衬底层之间采用第二绝缘层进行全介质隔离，全介质隔离的击穿电压更高。因此，本发明中的SOI器件结构的背衬底电压取值范围更大，对器件性能的调控力度就更大，使得器件抗辐照性能更强。
再者，通过在每个MOS器件的沟道区正对下方的每个第一背衬底层由导电结构引出信号线，与其他器件芯片是在芯片上方走线引出的方式不同，有效减小了芯片上方的走线压力，降低了芯片的面积，减小了芯片的成本。
在本发明实施例中第一绝缘层和第二绝缘层均采用如下任意一种绝缘材料：
二氧化硅、氮化硅、玻璃。当然，并不限定这几种材料。
该器件层和背衬底层均采用如下任意一种半导体材料：
硅、砷化镓、氮化镓、碳化硅。当然，并不限定这几种材料。
其中，该背衬底层材料为高掺杂半导体材料，其掺杂浓度能够使得背衬底层与接触孔处的导电材料形成欧姆接触。
实施例二
在本发明第一实施例提供了一种SOI器件结构，如图3所示，包括：
第一绝缘层301；
位于所述第一绝缘层301上方的器件层，所述器件层用于制备多个MOS器件302；
在所述第一绝缘层301下方正对每个MOS器件302沟道区均有第一背衬底层304；
在每个所述第一背衬底层304的表面以及相邻的第一背衬底层之间隔离有第二绝缘层305；
正对每个所述第一背衬底层304有连通所述第二绝缘层305的接触孔306；
每个接触孔内填充有导电材料307；
在所述第二绝缘层305表面形成每个接触孔306的导电结构。
在具体的实施方式中，所述第一背衬底层区域完全覆盖所述MOS器件有源区正对方向的区域，且不超出所述MOS器件有源区正对方向的区域。
在具体的实施方式中，所述第一绝缘层301、第二绝缘层305均采用如下任意一种绝缘材料：
二氧化硅、氮化硅、玻璃。
所述第一背衬底层304和所述器件层具体采用如下任意一种半导体材料：
硅、砷化镓、氮化镓、碳化硅。
其中，该第一背衬底层304材料为高掺杂半导体材料，其掺杂浓度能够使得第一背衬底层304与接触孔306处的导电材料307形成欧姆接触。
本发明实施例中的一个或多个技术方案，至少具有如下技术效果或优点：
本发明提供一种SOI器件结构的制备方法，该SOI器件结构包括由下至上的背衬底层、第一绝缘层、器件层，包括：对背衬底层进行刻蚀，保留背衬底层中与器件层的多个MOS器件的沟道区正对的多个第一背衬底层区域，刻蚀掉相邻的第一背衬底层区域之间的区域，形成隔离区域；在第一背衬底层上形成第二绝缘层，使其填充隔离区域；形成从第二绝缘层表面连通每个第一背衬底层的接触孔，采用导电材料填充每个接触孔，并在第二绝缘层表面形成每个接触孔的导电结构，该制备工艺中完整保留了原有器件的结构，仅在背衬底层上通过隔离刻蚀的方法，将每个器件沟道区正对的第一背衬底层相互隔离，形成单独的第一背衬底层底部连接外部的导电结构，从器件的背部引出导线，极大地减小芯片的设计和制造成本，简化了工艺，同时还可以提高器件抗辐照性能。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (8)
1.一种SOI器件结构的制备方法，所述SOI器件结构包括由下至上的背衬底层、第一绝缘层、器件层，其特征在于，包括：
对所述背衬底层进行刻蚀，保留所述背衬底层中与所述器件层的多个MOS器件沟道区正对的多个第一背衬底层区域，刻蚀掉相邻的所述第一背衬底层区域之间的区域，形成隔离区域，所述第一背衬底层区域完全覆盖所述MOS器件沟道区正对方向的区域，且不超出所述MOS器件有源区正对方向的区域；
在所述第一背衬底层上形成第二绝缘层，使其填充隔离区域；
形成从所述第二绝缘层表面连通每个所述第一背衬底层的接触孔，采用导电材料填充每个接触孔，并在所述第二绝缘层表面形成每个接触孔的导电结构。
2.如权利要求1所述的方法，其特征在于，在对所述背衬底层进行刻蚀之前，还包括：
将所述背衬底层减薄。
3.如权利要求1所述的方法，其特征在于，在对所述背衬底层进行刻蚀之前，还包括：
在所述器件层上制备MOS器件；或者
在形成从所述第二绝缘层表面连通所述每个接触孔，采用导电材料填充所述每个接触孔，并在所述第二绝缘层表面形成所述每个接触孔的导电结构之后，还包括：
在所述器件层上制备MOS器件。
4.如权利要求1所述的方法，其特征在于，所述第一绝缘层和所述第二绝缘层均采用如下任意一种绝缘材料：
二氧化硅、氮化硅、玻璃。
5.如权利要求1所述的方法，其特征在于，所述器件层和所述第一背衬底层均采用如下任意一种半导体材料：
硅、砷化镓、氮化镓、碳化硅。
6.一种SOI器件结构，其特征在于，包括：
第一绝缘层；
位于所述第一绝缘层上方的器件层，所述器件层用于制备多个MOS器件；
在所述第一绝缘层下方正对每个MOS器件沟道区均有第一背衬底层，所述第一背衬底层区域完全覆盖所述MOS器件沟道区正对方向的区域，且不超出所述MOS器件有源区正对方向的区域；
在每个所述第一背衬底层的表面以及相邻的第一背衬底层之间隔离有第二绝缘层；
从所述第二绝缘层表面连通至每个所述第一背衬底层的接触孔；
每个接触孔内填充有导电材料；
在所述第二绝缘层表面形成每个接触孔的导电结构。
7.如权利要求6所述的SOI器件结构，其特征在于，所述第一绝缘层、第二绝缘层均采用如下任意一种绝缘材料：
二氧化硅、氮化硅、玻璃。
8.如权利要求6所述的SOI器件结构，其特征在于，所述第一背衬底层和所述器件层具体采用如下任意一种半导体材料：
硅、砷化镓、氮化镓、碳化硅。
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