CN109841578A - 半导体封装结构 - Google Patents

半导体封装结构 Download PDF

Info

Publication number
CN109841578A
CN109841578A CN201810325626.8A CN201810325626A CN109841578A CN 109841578 A CN109841578 A CN 109841578A CN 201810325626 A CN201810325626 A CN 201810325626A CN 109841578 A CN109841578 A CN 109841578A
Authority
CN
China
Prior art keywords
radiator structure
conductive layer
layer
patterned conductive
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810325626.8A
Other languages
English (en)
Other versions
CN109841578B (zh
Inventor
李志成
施佑霖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Publication of CN109841578A publication Critical patent/CN109841578A/zh
Application granted granted Critical
Publication of CN109841578B publication Critical patent/CN109841578B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/427—Cooling by change of state, e.g. use of heat pipes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68354—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support diced chips prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

一种半导体衬底，其包含介电层、散热结构和第一图案化导电层。所述介电层具有表面。所述散热结构是由所述介电层包围的。所述散热结构限定空间并且包含空间中的液体。所述第一图案化导电层安置为邻近于所述介电层的所述表面并且以热方式与所述散热结构连接。

Description

半导体封装结构
技术领域
本发明涉及一种半导体装置封装及一种制造半导体装置封装的方法。具体地说，本发明涉及包含改进的半导体衬底的半导体装置封装。
背景技术
半导体装置封装中的大功率芯片可能造成半导体装置封装中的高温。因此，所希望的是用于热量储集的半导体装置封装中的良好的热传递路径。
发明内容
在一或多个实施例中，半导体衬底包含介电层、散热结构和第一图案化导电层。介电层具有表面。散热结构是由介电层包围的。散热结构限定空间并且包含空间中的液体。第一图案化导电层安置为邻近于介电层的表面，并且与散热结构接触或者以热方式与散热结构连接。
在一或多个实施例中，半导体封装结构包含第一衬底和芯片。第一衬底包含介电层、散热结构和第一图案化导电层。介电层具有表面。散热结构是由介电层包围的。散热结构限定空间并且包含空间中的液体。第一图案化导电层安置为邻近于介电层的表面，并且与散热结构接触或者以热方式与散热结构连接。芯片安置在第一衬底上并且以电方式和热方式连接到第一图案化导电层。
在一或多个实施例中，用于制造半导体衬底的方法包含提供载体；在载体上形成图案化块以用于限定散热结构的空间；在图案化块和载体上形成介电层；移除载体并且在空间内形成散热结构；以及将液体填充到散热结构中并且密封散热结构。
附图说明
图1是根据本发明的一些实施例的半导体衬底的截面图。
图2是根据本发明的一些实施例的如图1中所示的半导体衬底的俯视示意图。
图3是根据本发明的一些实施例的半导体衬底的截面图。
图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J、图4K、图4L、图4M、图4N、图4O、图4P、图4Q和图4R说明制造图1的半导体衬底的方法的一些实施例。
图5A、图5B、图5C、图5D、图5E、图5F、图5G、图5H、图5I、图5J、图5K、图5L、图5M、图5N、图5O、图5P、图5Q、图5R、图5S、图5T、图5U、图5V、图5W和图5X说明根据本发明的一些实施例的制造半导体衬底的方法。
图6A、图6B、图6C、图6D、图6E、图6F、图6G、图6H、图6I、图6J、图6K和图6L说明根据本发明的一些实施例的制造半导体衬底的方法。
图7A、图7B、图7C、图7D、图7E、图7F、图7G、图7H、图7I、图7J、图7K、图7L和图7M说明根据本发明的一些实施例的制造半导体衬底的方法。
图7N是如图7M所示的半导体衬底的俯视示意图。
图8是根据本发明的一些实施例的半导体封装结构的截面图。
图9是根据本发明的一些实施例的半导体封装结构的截面图。
图10是根据本发明的一些实施例的半导体衬底的截面图。
图11是根据本发明的一些实施例的半导体衬底的截面图。
图12是根据本发明的一些实施例的半导体衬底的截面图。
图13是根据本发明的一些实施例的半导体衬底的截面图。
图14是根据本发明的一些实施例的半导体衬底的截面图。
图15是根据本发明的一些实施例的半导体衬底的截面图。
图16是根据本发明的一些实施例的半导体衬底的截面图。
图17是根据本发明的一些实施例的半导体衬底的截面图。
贯穿图式和详细描述使用共同参考标号指示相同或类似元件。本发明的实施例将从结合附图获取的以下详细描述中变得更显而易见。
具体实施方式
除非另外说明，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“在……上方”、“在……之下”等等的空间描述是相对于图中所示的取向来指示的。应理解，本文中所使用的空间描述是出于说明的目的，并且本文中所描述的结构的实际实施方案可以任何取向或方式在空间上布置，其限制条件为本发明的实施例的优点是不因此布置而有偏差。
图1是根据本发明的一些实施例的半导体衬底1的截面图。半导体衬底1包含介电层10、封闭/密闭式散热结构70、图案化导电层80、82、84和86、导电通孔60、62和64、绝缘层40以及保护层92和94。
在一些实施例中，介电层10包含聚丙烯(PP)、聚酰亚胺(PI)、味之素堆积薄膜(ABF)或其它合适的绝缘材料。在一些实施例中，绝缘层40包含PP、PI、ABF或其它合适的绝缘材料。图案化导电层80包含导电通孔60。图案化导电层82包含导电通孔62。图案化导电层84包含导电通孔64。在一些实施例中，图案化导电层80、82、84和86以及导电通孔62、60和64可以包含(例如)铜(Cu)，或其它金属，或金属合金，或其它导电材料。在一些实施例中，保护层92和94可以包括阻焊剂层。保护层92安置在图案化导电层84和绝缘层40上，并且暴露图案化导电层84的部分。保护层94安置在图案化导电层86上并且暴露图案化导电层86的部分。
介电层10具有表面101u。散热结构70是由介电层10包围的。散热结构70限定空间A并且包含空间A中的工作液体。在一些实施例中，液体包含水、醇类、酮类(例如，丙酮)和氨水中的一或多种。散热结构70的空间A内的表面包含毛细管结构、多孔表面、非平面表面或粗糙表面。在一些实施例中，液体是无机液体或有机液体，并且液体的沸点不高于或低于约100摄氏度(℃)，例如，约95℃或更低、约85℃或更低，或约75℃或更低。在一些实施例中，空间A内的压力不高于或低于约1atm，例如约0.95atm或更低、约0.85atm或更低，或约0.75atm或更低。
图案化导电层80和散热结构70的一部分整体地形成为单件式结构或整体结构。图案化导电层80和散热结构70的一部分形成为单件式结构以便提供较高效应以用于热量储集。图案化导电层80安置为邻近于表面101u并且与散热结构70接触。绝缘层40安置在表面101u和图案化导电层80上，图案化导电层84安置在绝缘层40上，并且通孔64延伸穿过绝缘层40以连接到图案化导电层80。散热结构70包含上部部分72、下部部分74以及安置在上部部分72与下部部分74之间的粘合剂层76。在一些实施例中，粘合剂层76可以包含粘合剂材料、有机材料或无机材料或其它合适的材料。在一些实施例中，散热结构70的材料可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。在一些实施例中，散热结构70的空间A包含选自Cu网状物、Cu纤维、烧结的金属粉末，或其两者或更多者的组合的多个物体785。封闭/密闭式散热结构70内的多个物体785可提供较高毛细管效应以用于热量储集。图案化导电层84可以吸收从其它电子组件中生成的热量。图案化导电层84可以穿过通孔64将热量传递到散热结构70的吸热端(未示出)。在吸收热量之后散热结构70内的液体将转换成蒸气状态。接下来，散热结构70内的蒸气流动到散热结构70的冷却端(未示出)。在一些实施例中，蒸气的热量可以穿过冷却端处的图案化导电层80、82和86以及通孔60和62传递到外部环境。在热量储集之后，蒸气将被转换回到液体状态中并且液体穿过毛细管结构流动回到吸热端。
封闭/密闭式散热结构70直接地安置于介电层10中并且由介电层10包围而无需额外的粘合剂层。在一些实施例中，封闭/密闭式散热结构70可用于传递热量和/或流。散热结构70的空间A内的毛细管结构可通过在毛细管结构中流动的液体提供热量储集。空间A的压力不高于或低于约1atm，使得液体的沸点不高于或低于约100℃。
图2是根据本发明的一些实施例的如图1中所示的半导体衬底1的俯视示意图。散热结构70包含吸热端90以及与吸热端90相对的冷却端92。工作液体在散热结构70内。在吸热端90处的液体可以被加热到蒸气状态。箭头94表示在散热结构70内的蒸气流动方向。在吸收热量之后散热结构70内的蒸气将流动到冷却端92。蒸气的热量可以在冷却端92处传递到外部环境并且蒸气将被冷凝成液体状态。接下来，液体将穿过散热结构70内的毛细管结构流回到吸热端90。在液体流回到吸热端90之后热传递循环完成。在一些实施例中，图案化导电层82通过图案化导电层82的通孔62(参见图1)以热方式连接到散热结构70的冷却端92。在一些实施例中，图案化导电层84通过图案化导电层84的导电通孔64以热方式连接到散热结构70的吸热端90。
图3是根据本发明的一些实施例的半导体衬底2的截面图。半导体衬底2类似于图1的半导体衬底1，并且不再相对于图3描述相同编号组件的某些细节。半导体衬底2包含介电层10、封闭/密闭式散热结构70、图案化导电层80、82、84和86、导电通孔60、62和64、绝缘层40以及保护层92和94。图案化导电层80包含导电通孔60。图案化导电层82包含导电通孔62。图案化导电层84包含导电通孔64。
图案化导电层80和散热结构70的一部分整体地形成为单件式结构或整体结构。图案化导电层84通过通孔64以热方式与图案化导电层80连接。图案化导电层80通过通孔60以热方式与图案化导电层82连接。
图4A-4R说明制造图1的半导体衬底1的方法的一些实施例。参考图4A，提供了载体12。晶种层35安置于或形成于载体12上。在一些实施例中，晶种层35可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图4B，图案化光致抗蚀剂层32安置于或形成于晶种层35上。在一些实施例中，图案化光致抗蚀剂层32可以包含(例如)感光材料、正聚酰亚胺、正或负光阻剂或其它合适的材料。
参考图4C，晶种层37安置为或形成为覆盖图案化光致抗蚀剂层32。在一些实施例中，晶种层37可包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。图案化光致抗蚀剂层32的顶部表面和侧壁由晶种层37覆盖。
参考图4D，介电层10安置于或形成于图案化光致抗蚀剂层32和载体12上。在一些实施例中，介电层10包含PP、PI、ABF或其它合适的绝缘材料。介电层10具有或限定开口。金属层38安置于或形成于介电层10上。在一些实施例中，金属层38可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图4E，晶种层38'安置于或形成于金属层38上。图案化光致抗蚀剂层34形成于晶种层38'上。在一些实施例中，图案化光致抗蚀剂层34可以包含(例如)感光材料、正聚酰亚胺、正或负光阻剂或其它合适的材料。
参考图4F，图案化导电层82安置于或形成于介电层10上。通孔81和图案化导电层82通过镀覆操作形成。图案化光致抗蚀剂层34以及晶种层38'和金属层38的底层部分被移除。在一些实施例中，通孔81和图案化导电层82的材料可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图4G，载体12被移除。接下来，晶种层39安置于或形成于介电层10的表面101u上。在一些实施例中，晶种层39可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图4H，图案化光致抗蚀剂层36安置于或形成于晶种层39上。在一些实施例中，图案化光致抗蚀剂层36可以包含(例如)感光材料、正聚酰亚胺、正或负光阻剂或其它合适的材料。图案化光致抗蚀剂层32和晶种层37被移除。晶种层39的一部分被移除。在一些实施例中，晶种层37可以保留而不被移除。
参考图4I，图案化光致抗蚀剂层36被移除。开口111通过蚀刻形成。
参考图4J，晶种层50安置于或形成于介电层10上。晶种层50覆盖开口111的侧壁和底部表面。晶种层50覆盖通孔81。在一些实施例中，晶种层50可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图4K，图案化光致抗蚀剂层32'安置于或形成于晶种层50上并且覆盖图案化导电层82。在一些实施例中，图案化光致抗蚀剂层32'可以为(例如)感光材料、正聚酰亚胺、正或负光阻剂或其它合适的材料。
参考图4L，图案化导电层80、通孔60和散热结构70的下部部分74通过镀覆形成。在一些实施例中，通孔60和散热结构70的下部部分74可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。在一些实施例中，形成下部部分74包含通过使用化学溶液来处理下部部分74内的表面而在下部部分74内形成表面，使得下部部分74内的表面包含毛细管结构、多孔表面、非平面表面或粗糙表面。接下来，移除图案化光致抗蚀剂层32'和晶种层50的底层部分。
参考图4M，工作液体被填充到散热结构70的下部部分74中。在一些实施例中，液体包含水、醇类、酮类(例如，丙酮)和氨水中的一或多种。散热结构70的下部部分74内的表面包含毛细管结构、多孔表面、非平面表面或粗糙表面。在一些实施例中，选自Cu网状物、Cu纤维、烧结的金属粉末，或其两者或更多者的组合的多个物体785被填充到散热结构70的下部部分74中。
参考图4N，散热结构70的上部部分72穿过粘合剂层76安置在下部部分74上。在一些实施例中，粘合剂层76可以包含粘合剂材料、有机材料或无机材料或其它合适的材料。在安置上部部分72之后，空间A是封闭/密封的。在密封空间A之后，获取散热结构70。散热结构70内的压力不高于或低于约1atm。在一些实施例中，形成散热结构70的操作包含形成吸热端90以及与吸热端90相对的冷却端92(参见图2)。在一些实施例中，图案化导电层80以热方式连接到散热结构70。在一些实施例中，图案化导电层82通过图案化导电层80的通孔60以热方式连接到散热结构70的冷却端92。
参考图4O，绝缘层40安置于或形成于介电层10上并且覆盖图案化导电层80和82以及散热结构70的一部分。在一些实施例中，介电层10包含PP、PI、ABF或其它合适的绝缘材料。介电层10具有或限定开口。
参考图4P，晶种层84'和晶种层86'安置于或形成于绝缘层40上。图案化光致抗蚀剂层32”安置于或形成于晶种层84'和晶种层86'上。在一些实施例中，晶种层84'和晶种层86'可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图4Q，图案化导电层84和86以及通孔62和64通过镀覆形成。在一些实施例中，图案化导电层84和86以及通孔62和64可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。在一些实施例中，图案化导电层84通过图案化导电层84的导电通孔64以热方式与散热结构70的吸热端90连接。
参考图4R，保护层92安置在图案化导电层84上，并且保护层94安置在图案化导电层86上。图案化导电层84和86的部分暴露。在一些实施例中，保护层92和94可以是阻焊剂层。在安置保护层92和94之后，获取图1的半导体衬底1。
图5A-5X说明制造半导体衬底3a的方法的一些实施例。参考图5A，提供了载体12。晶种层35安置于或形成于载体12上。在一些实施例中，晶种层35可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图5B，图案化光致抗蚀剂层32安置于或形成于晶种层35上。在一些实施例中，图案化光致抗蚀剂层32可以包含(例如)感光材料、正聚酰亚胺、正或负光阻剂或其它合适的材料。
参考图5C，晶种层37安置为或形成为覆盖图案化光致抗蚀剂层32。在一些实施例中，晶种层37可包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。图案化光致抗蚀剂层32的顶部表面和侧壁由晶种层37覆盖。
参考图5D，介电层10安置于或形成于图案化光致抗蚀剂层32和载体12上。在一些实施例中，介电层10包含PP、PI、ABF或其它合适的绝缘材料。介电层10具有或限定开口。金属层38形成于介电层10上。在一些实施例中，金属层38可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图5E，晶种层38'安置于或形成于金属层38上。图案化光致抗蚀剂层34安置于或形成于晶种层38'上。在一些实施例中，图案化光致抗蚀剂层34可以包含(例如)感光材料、正聚酰亚胺、正或负光阻剂或其它合适的材料。
参考图5F，图案化导电层82形成于介电层10上。通孔81和图案化导电层82通过镀覆操作形成。图案化光致抗蚀剂层34以及晶种层38'和金属层38的底层部分被移除。在一些实施例中，通孔81和图案化导电层82的材料可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图5G，载体12被移除。接下来，晶种层39形成于介电层10的表面101u上。在一些实施例中，晶种层39可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图5H，图案化光致抗蚀剂层36安置于或形成于晶种层39上。在一些实施例中，图案化光致抗蚀剂层36可以包含(例如)感光材料、正聚酰亚胺、正或负光阻剂或其它合适的材料。图案化光致抗蚀剂层32和晶种层37被移除。晶种层39的一部分被移除。在一些实施例中，晶种层37可以保留而不被移除。
参考图5I，图案化光致抗蚀剂层36被移除。开口111通过蚀刻形成。
参考图5J，晶种层50安置于或形成于介电层10上。晶种层50覆盖开口111的侧壁和底部表面。晶种层50覆盖通孔81。在一些实施例中，晶种层50可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图5K，图案化光致抗蚀剂层32'安置于或形成于晶种层50上并且覆盖图案化导电层82。在一些实施例中，图案化光致抗蚀剂层32'可以包含(例如)感光材料、正聚酰亚胺、正或负光阻剂或其它合适的材料。
参考图5L，图案化导电层80、通孔60和待蚀刻的散热结构70的一部分通过镀覆形成。在一些实施例中，通孔60和待蚀刻的散热结构70的部分可包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图5M，图案化光致抗蚀剂层34'安置于或形成于介电层10和图案化导电层80上并且覆盖图案化导电层82。在一些实施例中，图案化光致抗蚀剂层34'可以包含(例如)感光材料、正聚酰亚胺、正或负光阻剂或其它合适的材料。
参考图5N，开口741通过蚀刻形成。开口741的宽度范围介于约50μm到约100μm，这可以促进毛细管效应。
参考图5O，图案化光致抗蚀剂层34'被移除。介电层10的一部分暴露。
参考图5P，图案化光致抗蚀剂层36安置于或形成于介电层10上并且覆盖图案化导电层80和82。开口741暴露且并不由图案化光致抗蚀剂层36覆盖。在一些实施例中，图案化光致抗蚀剂层36可以包含(例如)感光材料、正聚酰亚胺、正或负光阻剂或其它合适的材料。
参考图5Q，开口741和散热结构70的暴露部分被蚀刻。在一些实施例中，执行两个蚀刻操作。在第一蚀刻操作之后形成多个沟槽781。散热结构70内的空气腔室是在第二蚀刻操作之后形成的。沟槽781的表面通过使用化学溶液来处理表面形成，使得沟槽781的表面包含毛细管结构、多孔表面、非平面表面或粗糙表面。
参考图5R，图案化光致抗蚀剂层36被移除。在移除操作之后，形成散热结构70的下部部分74。
参考图5S，工作液体被填充到散热结构70的下部部分74中。在一些实施例中，液体包含水、醇类、酮类(例如，丙酮)和氨水中的一或多种。散热结构70的下部部分74内的表面包含毛细管结构、多孔表面、非平面表面或粗糙表面。在一些实施例中，选自Cu网状物、Cu纤维、烧结的金属粉末，或其两者或更多者的组合的多个物体可以被填充到散热结构70的下部部分74中。
参考图5T，散热结构70的上部部分72穿过粘合剂层76安置在下部部分74上。在一些实施例中，粘合剂层76可以包含粘合剂材料、有机材料或无机材料或其它合适的材料。在安置上部部分72之后，空间A是封闭/密封的。在密封空间A之后，获取散热结构70。散热结构70内的压力不高于或低于约1atm。
参考图5U，绝缘层40安置于或形成于介电层10上并且覆盖图案化导电层80和82以及散热结构70的一部分。在一些实施例中，绝缘层40包含PP、PI、ABF或其它合适的绝缘材料。绝缘层40具有或限定开口。
参考图5V，晶种层84'和晶种层86'安置于或形成于绝缘层40上。图案化光致抗蚀剂层32”安置于或形成于晶种层84'和晶种层86'上。在一些实施例中，晶种层84'和晶种层86'可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图5W，图案化导电层84和86以及通孔62和64通过镀覆形成。在一些实施例中，图案化导电层84和86以及通孔62和64可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图5X，保护层92安置在图案化导电层84上并且保护层94安置在图案化导电层86上。图案化导电层84和86的部分暴露。在一些实施例中，保护层92和94可以是阻焊剂层。在安置保护层92和94之后，获取图5X的半导体衬底3a。
图6A-6L说明制造半导体衬底4的方法的一些实施例。参考图6A，提供了载体12。晶种层35安置于或形成于载体12上。在一些实施例中，晶种层35可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图6B，图案化光致抗蚀剂层32安置于或形成于载体12上。凸块/块70'安置于或形成于载体12上。在一些实施例中，图案化光致抗蚀剂层32可以包含(例如)感光材料、正聚酰亚胺、正或负光阻剂或其它合适的材料。在一些实施例中，凸块70'可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图6C，图案化光致抗蚀剂层32被移除。凸块70'的侧壁暴露。
参考图6D，介电层10安置于或形成于凸块70'和载体12上。在一些实施例中，介电层10包含PP、PI、ABF或其它合适的绝缘材料。介电层10具有或限定开口。金属层38安置于或形成于介电层10上。在一些实施例中，金属层38可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图6E，晶种层38'安置于或形成于金属层38上。图案化光致抗蚀剂层32'安置于或形成于晶种层38'上。在一些实施例中，图案化光致抗蚀剂层32'可以包含(例如)感光材料、正聚酰亚胺、正或负光阻剂或其它合适的材料。
参考图6F，图案化导电层82形成于介电层10上。通孔81和图案化导电层82通过镀覆操作形成。图案化光致抗蚀剂层32'被移除。在一些实施例中，通孔81和图案化导电层82的材料可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图6G，载体12和晶种层35被移除。在移除操作之后凸块70'暴露。
参考图6H，开口111通过蚀刻形成。开口111从表面101u凹入。
参考图6I，晶种层50安置于或形成于介电层10上。晶种层50覆盖开口111的侧壁和底部表面。晶种层50覆盖凸块70'。在一些实施例中，晶种层50可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图6J，图案化光致抗蚀剂层34安置于或形成于晶种层50上并且覆盖图案化导电层82。在一些实施例中，图案化光致抗蚀剂层34可以包含(例如)感光材料、正聚酰亚胺、正或负光阻剂或其它合适的材料。
参考图6K，图案化导电层80和通孔60通过镀覆形成。在一些实施例中，通孔60可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图6L，沟槽781和散热结构70的形成操作类似于半导体衬底3a的沟槽781。在密封散热结构70之后，安置或形成保护层92和94以及绝缘层40。接下来，获取半导体衬底4。
图7A-7M说明制造半导体衬底5的方法的一些实施例。参考图7A，提供了载体12。晶种层35安置于或形成于载体12上。在一些实施例中，晶种层35可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图7B，凸块70'安置于或形成于载体12上。凸块70'穿过粘合剂层76'附接到载体12。在一些实施例中，凸块70'可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。在一些实施例中，粘合剂层76'可以包含粘合剂材料、有机材料或无机材料或其它合适的材料。
参考图7C，介电层10安置于或形成于载体12上。在一些实施例中，介电层10包含PP、PI、ABF或其它合适的绝缘材料。介电层10具有或限定开口。金属层38安置于或形成于介电层10上。在一些实施例中，金属层38可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图7D，晶种层38'安置于或形成于金属层38上。图案化光致抗蚀剂层32安置于或形成于晶种层38'上。在一些实施例中，图案化光致抗蚀剂层32可以包含(例如)感光材料、正聚酰亚胺、正或负光阻剂或其它合适的材料。
参考图7E，图案化导电层82形成于介电层10上。通孔81和图案化导电层82通过镀覆操作形成。图案化光致抗蚀剂层32以及晶种层38'和金属层38的底层部分被移除。在一些实施例中，通孔81和图案化导电层82的材料可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图7F，载体12和晶种层35被移除。接下来，晶种层39安置于或形成于介电层10的表面101u上。在一些实施例中，晶种层39可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图7G，晶种层39的一部分被移除。图案化光致抗蚀剂层34安置于或形成于晶种层39上。在一些实施例中，图案化光致抗蚀剂层34可以包含(例如)感光材料、正聚酰亚胺、正或负光阻剂或其它合适的材料。
参考图7H，图案化光致抗蚀剂层34被移除。粘合剂层76'被移除。
参考图7I，开口111通过蚀刻形成。
参考图7J，晶种层50安置于或形成于介电层10上。晶种层50覆盖开口111的侧壁和底部表面。晶种层50覆盖凸块70'的顶部表面。在一些实施例中，晶种层50可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图7K，图案化光致抗蚀剂层36安置于或形成于晶种层50上并且覆盖图案化导电层82。在一些实施例中，图案化光致抗蚀剂层36可以包含(例如)感光材料、正聚酰亚胺、正或负光阻剂或其它合适的材料。
参考图7L，图案化导电层80和80'通过镀覆形成。在一些实施例中，图案化导电层80和80'可以包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。
参考图7M，沟槽781和散热结构70的形成操作类似于半导体衬底3a的沟槽781。在密封散热结构70之后，安置或形成保护层92和94以及绝缘层40。接下来，获取半导体衬底5。散热结构70的空间A内的表面是包含多个沟槽781的非平面表面。沟槽781从吸热端90延伸到冷却端92(未示出)。
图7N是根据本发明的一些实施例的如图7M中所示的半导体衬底5的俯视示意图。散热结构70包含吸热端90以及与吸热端90相对的冷却端92。工作液体在散热结构70内。在吸热端90处的液体可以被加热到蒸气状态。箭头94表示在散热结构70内的蒸气流动方向。在吸收热量之后在散热结构70内的蒸气将穿过沟槽781流动到冷却端92。蒸气的热量可以在冷却端92处传递到外部环境并且蒸气将被冷凝成液体状态。接下来，液体将穿过散热结构70内的沟槽781的毛细管结构回流到吸热端90。在液体流回到吸热端90之后热传递循环完成。
图8是根据本发明的一些实施例的半导体封装结构8的截面图。半导体衬底1a类似于图1的半导体衬底1，并且不再相对于图8描述相同编号组件的某些细节。封闭/密闭式散热结构70的空间A内的底部表面是毛细管结构的非平面表面。芯片20和22安置在衬底1a上。芯片20以电方式和热方式连接到图案化导电层84。芯片20的有源层201a面向衬底1a。芯片20包含导电连接件40。在一些实施例中，导电连接件40可以是焊料凸块。芯片20通过导电连接件40以电方式和热方式连接到图案化导电层84。导电连接件42安置在衬垫86上，所述衬垫连接到图案化导电层82。在一些实施例中，半导体封装结构8可以包含类似于衬底1的另一衬底1'(未示出)。衬底1'包含芯片24、介电层10'、囊封材料30'以及导电连接件40'和40”。衬底1'安置在衬底1a上并且通过导电连接件40'和40”电连接到衬底1a的导电连接件/图案化导电层84。囊封材料30安置在衬底1a、芯片20与衬底1'之间。囊封材料30囊封芯片20和22。
图9是根据本发明的一些实施例的半导体封装结构9的截面图。半导体衬底1b类似于图1的半导体衬底1，并且不再相对于图9描述相同编号组件的某些细节。封闭/密闭式散热结构70的空间A内的底部表面是毛细管结构的非平面表面。芯片20和22安置在衬底1b上。囊封材料30囊封芯片20和22。芯片20以电方式和热方式连接到图案化导电层84。芯片20的有源层201a面向衬底1a。芯片20包含导电连接件40。囊封材料30安置在衬底1a与芯片20之间。封闭/密闭式散热结构70的空间A内的底部表面是包含多个沟槽781的非平面表面。沟槽781可以增大毛细管效应以用于热量储集。
图10是根据本发明的一些实施例的半导体衬底3a的截面图。半导体衬底3a类似于图1的半导体衬底1，并且不再相对于图10描述相同编号组件的某些细节。半导体衬底3a包含介电层10、封闭/密闭式散热结构70、图案化导电层80、82、84和86、导电通孔60、62和64、绝缘层40以及保护层92和94。封闭/密闭式散热结构70具有从吸热端90延伸到冷却端92的多个沟槽781。工作液体可以在沟槽781中流动。
图11是根据本发明的实施例的半导体衬底3b的截面图。半导体衬底3b类似于图1的半导体衬底1，并且不再相对于图11描述相同编号的组件。封闭/密闭式散热结构70可以限定两个单独空间A和A'。空间A和A'中的工作液体可以在沟槽781中流动。空间A和A'彼此间隔开。
图12是根据本发明的一些实施例的半导体衬底3c的截面图。半导体衬底3c类似于图1的半导体衬底1，并且不再相对于图12描述相同编号组件的某些细节。沟槽781的深度可以是不同的。沟槽781中的工作液体的量可以彼此不同。
图13是根据本发明的一些实施例的半导体衬底3d的截面图。半导体衬底3d类似于图1的半导体衬底1，并且不再相对于图13描述相同编号组件的某些细节。散热结构70限定下部部分74与上部部分72之间的间隙783。间隙783的高度范围可以介于约50μm到约100μm，这可以促进毛细管效应。工作液体可以在间隙783之间流动。
图14是根据本发明的一些实施例的半导体衬底3e的截面图。半导体衬底3e类似于图1的半导体衬底1，并且不再相对于图14描述相同编号组件的某些细节。封闭/密闭式散热结构70的空间A内的上部部分72的表面包含在吸热端90与冷却端92之间延伸的多个沟槽782。沟槽782和沟槽781可以增大毛细管效应以用于热量储集。封闭/密闭式散热结构70的空间A内的底部表面是非平面表面。非平面表面包含多个沟槽781。散热结构70的空间A内的上部部分72的表面包含在吸热端90与冷却端92之间延伸的多个沟槽782。沟槽781和782中的工作液体可以通过毛细管效应增大用于热量储集的效应。
图15是根据本发明的一些实施例的半导体衬底3f的截面图。半导体衬底3f类似于图1的半导体衬底1，并且不再相对于图15描述相同编号组件的某些细节。上部部分72包含接触下部部分74的突出部。上部部分72的突出部可以包含毛细管结构、多孔表面、非平面表面或粗糙表面。
图16是根据本发明的一些实施例的半导体衬底3g的截面图。半导体衬底3g类似于图1的半导体衬底1，并且不再相对于图16描述相同编号组件的某些细节。散热结构70限定下部部分74与上部部分72之间的间隙783。间隙783的高度范围可以介于约50μm到约100μm，这可以促进毛细管效应。工作液体可以在间隙783之间流动。
图17是根据本发明的一些实施例的半导体衬底3h的截面图。半导体衬底3h类似于图1的半导体衬底1，并且不再相对于图17描述相同编号组件的某些细节。沟槽781的表面可以是非平面的。沟槽781的表面可以包含多个突出部，这可以促进毛细管效应。
如本文中所使用，术语“近似地”、“基本上”、“实质”和“约”用于描述和解释小的变化。当与事件或情况结合使用时，所述术语可指事件或情况精确发生的例子以及事件或情况极近似地发生的例子。举例来说，当结合数值使用时，术语可指小于或等于数值的±10％的变化，例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。因此，术语参考两个值“近似地相等”可指两个值的比率处于0.9与1.1之间的范围内并包括0.9和1.1。
另外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，且还包含涵盖于所述范围内的所有个体数值或子范围，如同明确地指定每一数值和子范围一般。
如果两个表面之间的位移不超过0.5μm、不超过1μm、不超过5μm、不超过10μm或不超过15μm，那么可认为这两个表面或侧面是对齐的。
虽然已参考本发明的具体实施例描述并说明本发明，但这些描述和说明并不限制本发明。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本发明的真实精神和范围的情况下，作出各种改变且取代等效物。所述图式可能未必按比例绘制。归因于制造过程及容差，本发明中的艺术再现与实际设备之间可能存在区别。可能存在并未特定说明的本发明的其它实施例。应将本说明书和图式视为说明性的而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或过程适应于本发明的目标、精神以及范围。所有此类修改都意图在所附权利要求书的范围内。虽然本文中所公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本发明的限制。

Claims (34)

1.一种半导体衬底，其包括：
介电层，其具有表面；
散热结构，其由所述介电层包围，所述散热结构限定空间并且包含所述空间中的液体；以及
第一图案化导电层，其安置为邻近于所述介电层的所述表面并且以热方式与所述散热结构连接。
2.根据权利要求1所述的半导体衬底，其中所述液体的沸点不超过100℃。
3.根据权利要求2所述的半导体衬底，其中所述液体包含水、醇类、酮类和氨水中的至少一种。
4.根据权利要求3所述的半导体衬底，其中所述空间内的压力低于1atm。
5.根据权利要求4所述的半导体衬底，其中所述散热结构的所述空间内的表面包含毛细管结构、多孔表面、非平面表面或粗糙表面。
6.根据权利要求1所述的半导体衬底，其中所述第一图案化导电层和所述散热结构的一部分整体地形成为整体结构。
7.根据权利要求1所述的半导体衬底，其中所述散热结构包含吸热端和与所述吸热端相对的冷却端。
8.根据权利要求7所述的半导体衬底，其进一步包括包含通孔的第二图案化导电层，其中所述第二图案化导电层通过所述第二图案化导电层的所述通孔以热方式与所述散热结构的所述冷却端连接。
9.根据权利要求8所述的半导体衬底，其进一步包括包含通孔的第三图案化导电层，其中所述第三图案化导电层通过所述第三图案化导电层的所述通孔以热方式与所述散热结构的所述吸热端连接。
10.根据权利要求1所述的半导体衬底，其中所述散热结构包含上部部分、下部部分以及安置在所述上部部分与所述下部部分之间的粘合剂层。
11.根据权利要求10所述的半导体衬底，其中所述散热结构包含吸热端和与所述吸热端相对的冷却端，在所述散热结构的所述空间内的所述下部部分的表面是限定多个第一沟槽的非平面表面，并且所述第一沟槽在所述吸热端与所述冷却端之间延伸。
12.根据权利要求11所述的半导体衬底，其中在所述散热结构的所述空间内的所述上部部分的表面限定在所述吸热端与所述冷却端之间延伸的多个第二沟槽。
13.根据权利要求11所述的半导体衬底，其中所述散热结构进一步包含多个物体，其中所述物体选自铜(Cu)网状物、Cu纤维、烧结的金属粉末或其两者或更多者的组合。
14.根据权利要求1所述的半导体衬底，其中所述散热结构进一步包含多个物体，其中所述物体选自Cu网状物、Cu纤维、烧结的金属粉末或其两者或更多者的组合。
15.一种半导体封装结构，其包括：
第一衬底，其包括：
介电层，其具有表面；
散热结构，其由所述介电层包围，所述散热结构限定空间并且包含所述空间中的液体；以及
第一图案化导电层，其安置为邻近于所述介电层的所述表面并且以热方式与所述散热结构连接；以及
芯片，其安置在所述第一衬底上并且以电方式和热方式连接到所述第一图案化导电层。
16.根据权利要求15所述的半导体封装结构，其中所述芯片包含面向所述第一衬底的有源层。
17.根据权利要求16所述的半导体封装结构，其中所述第一衬底进一步包含第二图案化导电层，所述第二图案化导电层包含通孔，所述散热结构包含吸热端和与所述吸热端相对的冷却端，并且所述第二图案化导电层通过所述第二图案化导电层的所述通孔以热方式与所述散热结构的所述冷却端连接。
18.根据权利要求17所述的半导体封装结构，其中所述第一衬底进一步包含第三图案化导电层，所述第三图案化导电层包含通孔，并且所述第三图案化导电层通过所述第三图案化导电层的所述通孔以热方式与所述散热结构的所述吸热端连接。
19.根据权利要求18所述的半导体封装结构，其中所述芯片包含第一导电连接件，并且所述芯片通过所述第一导电连接件以电方式和热方式连接到所述第三图案化导电层。
20.根据权利要求19所述的半导体封装结构，其
进一步包括衬垫和安置在连接到所述第二图案化导电层的所述衬垫上的第二导电连接件。
21.根据权利要求15所述的半导体封装结构，其进一步包括第二衬底，所述第二衬底安置在所述第一衬底上并且电连接到所述第一衬底。
22.根据权利要求21所述的半导体封装结构，其进一步包括囊封材料，所述囊封材料安置在所述第一衬底、所述芯片以及所述第二衬底之间。
23.根据权利要求15所述的半导体封装结构，其中所述散热结构包含吸热端和与所述吸热端相对的冷却端，在所述散热结构的所述空间内的表面是限定多个沟槽的非平面表面，并且所述沟槽在所述吸热端与所述冷却端之间延伸。
24.一种用于制造半导体衬底的方法，其包括：
提供载体；
在所述载体上形成图案化块以用于限定散热结构的空间；
在所述图案化块和所述载体上形成介电层；
移除所述载体并且在所述空间内形成散热结构；以及
将液体填充到所述散热结构中并且密封所述散热结构。
25.根据权利要求24所述的方法，其中形成所述散热结构包含形成吸热端和与所述吸热端相对的冷却端，以及形成以热方式连接到所述散热结构的第一图案化导电层。
26.根据权利要求25所述的方法，
在形成所述第一图案化导电层之后，其进一步包括形成包含通孔的第二图案化导电层，并且其中所述第二图案化导电层通过所述第二图案化导电层的所述通孔以热方式与所述散热结构的所述冷却端连接。
27.根据权利要求26所述的方法，
在形成所述第一图案化导电层之后，其进一步包括形成包含通孔的第三图案化导电层，并且其中所述第三图案化导电层通过所述第三图案化导电层的所述通孔以热方式与所述散热结构的所述吸热端连接。
28.根据权利要求25所述的方法，其中形成所述散热结构进一步包含在所述散热结构内形成包含毛细管结构、多孔表面、非平面表面或粗糙表面的表面。
29.根据权利要求28所述的方法，其中形成所述散热结构进一步包含在所述散热结构内形成所述表面以限定在所述吸热端与所述冷却端之间延伸的多个第一沟槽。
30.根据权利要求29所述的方法，其中在所述空间内形成所述散热结构进一步包含在所述介电层内形成金属块以及蚀刻所述金属块以形成所述多个第一沟槽。
31.根据权利要求30所述的方法，其中蚀刻所述金属块包含两个蚀刻操作，所述两个蚀刻操作的第一蚀刻操作形成所述多个第一沟槽，并且所述两个蚀刻操作的第二蚀刻操作在所述散热结构内形成空气腔室。
32.根据权利要求29所述的方法，其中形成所述散热结构进一步包含在所述散热结构内形成另一表面以包含多个第二沟槽。
33.根据权利要求29所述的方法，其进一步包括在所述散热结构内使用溶液处理所述表面，使得在所述散热结构内的所述表面限定所述多个第一沟槽。
34.根据权利要求24所述的方法，其中在所述散热结构内的压力低于1atm。
CN201810325626.8A 2017-11-28 2018-04-12 半导体封装结构 Active CN109841578B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/824,913 US10340212B2 (en) 2017-11-28 2017-11-28 Semiconductor package structure having a heat dissipation structure
US15/824,913 2017-11-28

Publications (2)

Publication Number Publication Date
CN109841578A true CN109841578A (zh) 2019-06-04
CN109841578B CN109841578B (zh) 2022-08-23

Family

ID=66632649

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810325626.8A Active CN109841578B (zh) 2017-11-28 2018-04-12 半导体封装结构

Country Status (2)

Country Link
US (1) US10340212B2 (zh)
CN (1) CN109841578B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112701047A (zh) * 2019-10-23 2021-04-23 华通电脑股份有限公司 散热鳍片的制造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200161206A1 (en) * 2018-11-20 2020-05-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor manufacturing process

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5199165A (en) * 1991-12-13 1993-04-06 Hewlett-Packard Company Heat pipe-electrical interconnect integration method for chip modules
US20060092235A1 (en) * 2004-10-27 2006-05-04 Brother Kogyo Kabushiki Kaisha Electronic part-mounted substrate, thermal conductive member for electronic part-mounted substrate and liquid-jetting head
WO2007096313A1 (en) * 2006-02-22 2007-08-30 Thales Nederland B.V. Planar heat pipe for cooling
US20090159315A1 (en) * 2007-12-19 2009-06-25 Nec Electronics Corporation Wiring substrate
US20090294954A1 (en) * 2008-05-28 2009-12-03 Georgia Tech Research Corporation 3-D ICs WITH MICROFLUIDIC INTERCONNECTS AND METHODS OF CONSTRUCTING SAME
US20130020618A1 (en) * 2011-04-13 2013-01-24 Huicai Zhong Semiconductor device, formation method thereof, and package structure
US20140361440A1 (en) * 2013-06-06 2014-12-11 Stmicroelectronics Sa Process for producing at least one through-silicon via with improved heat dissipation, and corresponding three-dimensional integrated structure
US20150168514A1 (en) * 2013-12-17 2015-06-18 Adam Albrecht Power Amplifier Device for a Magnetic Resonance Device and Magnetic Resonance Device
US20150179617A1 (en) * 2009-07-30 2015-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally enhanced heat spreader
US20150243529A1 (en) * 2012-12-31 2015-08-27 International Business Machines Corporation Phase changing on-chip thermal heat sink
WO2017100568A2 (en) * 2015-12-11 2017-06-15 Purdue Research Foundation Vapor chamber heat spreaders and methods of manufacturing thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5659952A (en) * 1994-09-20 1997-08-26 Tessera, Inc. Method of fabricating compliant interface for semiconductor chip
EP1500141A1 (en) * 2002-04-11 2005-01-26 Koninklijke Philips Electronics N.V. Electronic device and method of manufacturing same
US7180745B2 (en) * 2003-10-10 2007-02-20 Delphi Technologies, Inc. Flip chip heat sink package and method
US7709297B2 (en) * 2006-12-29 2010-05-04 Tessera, Inc. Microelectronic package with thermal access
US10390460B2 (en) * 2016-01-29 2019-08-20 Systemex-Energies International Inc. Apparatus and methods for cooling of an integrated circuit
US9960150B2 (en) * 2016-06-13 2018-05-01 Micron Technology, Inc. Semiconductor device assembly with through-mold cooling channel formed in encapsulant

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5199165A (en) * 1991-12-13 1993-04-06 Hewlett-Packard Company Heat pipe-electrical interconnect integration method for chip modules
US20060092235A1 (en) * 2004-10-27 2006-05-04 Brother Kogyo Kabushiki Kaisha Electronic part-mounted substrate, thermal conductive member for electronic part-mounted substrate and liquid-jetting head
WO2007096313A1 (en) * 2006-02-22 2007-08-30 Thales Nederland B.V. Planar heat pipe for cooling
US20090159315A1 (en) * 2007-12-19 2009-06-25 Nec Electronics Corporation Wiring substrate
US20090294954A1 (en) * 2008-05-28 2009-12-03 Georgia Tech Research Corporation 3-D ICs WITH MICROFLUIDIC INTERCONNECTS AND METHODS OF CONSTRUCTING SAME
US20150179617A1 (en) * 2009-07-30 2015-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally enhanced heat spreader
US20130020618A1 (en) * 2011-04-13 2013-01-24 Huicai Zhong Semiconductor device, formation method thereof, and package structure
US20150243529A1 (en) * 2012-12-31 2015-08-27 International Business Machines Corporation Phase changing on-chip thermal heat sink
US20140361440A1 (en) * 2013-06-06 2014-12-11 Stmicroelectronics Sa Process for producing at least one through-silicon via with improved heat dissipation, and corresponding three-dimensional integrated structure
US20150168514A1 (en) * 2013-12-17 2015-06-18 Adam Albrecht Power Amplifier Device for a Magnetic Resonance Device and Magnetic Resonance Device
WO2017100568A2 (en) * 2015-12-11 2017-06-15 Purdue Research Foundation Vapor chamber heat spreaders and methods of manufacturing thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112701047A (zh) * 2019-10-23 2021-04-23 华通电脑股份有限公司 散热鳍片的制造方法

Also Published As

Publication number Publication date
US10340212B2 (en) 2019-07-02
CN109841578B (zh) 2022-08-23
US20190164871A1 (en) 2019-05-30

Similar Documents

Publication Publication Date Title
US9741638B2 (en) Thermal structure for integrated circuit package
CN206353525U (zh) 具有加强盖板的堆叠硅封装组件
AU2002254176B2 (en) Electronic module including a cooling substrate and related methods
US7731079B2 (en) Cooling apparatus and method of fabrication thereof with a cold plate formed in situ on a surface to be cooled
US11769709B2 (en) Integrated circuit with integrally formed micro-channel oscillating heat pipe
US8291966B2 (en) Microelectronic devices with improved heat dissipation and methods for cooling microelectronic devices
US20100188818A1 (en) Heat dissipating device and method of manufacturing the same
CN109314093A (zh) 具有穿模冷却通道的半导体装置组合件
WO2020248905A1 (zh) 一种晶圆级三维堆叠微流道散热结构及其制造方法
CA2441124C (en) Electronic module with fluid dissociation electrodes and methods
AU2002254176A1 (en) Electronic module including a cooling substrate and related methods
CN108122862A (zh) 半导体装置封装及其制造方法
TWM593647U (zh) 具有熱管理之堆疊矽封裝組件
CN111952258A (zh) 半导体装置封装及其制造方法
AU2002306686A1 (en) Electronic module with fluid dissociation electrodes and methods
CN109841578A (zh) 半导体封装结构
US20160218048A1 (en) Microfluidic channels for thermal management of microelectronics
US8860212B1 (en) Fluid cooled semiconductor die package
US10079191B2 (en) Heat spreader having thermal interface material retainment
CN116825730A (zh) 半导体封装
CN105764299A (zh) 散热结构及其制作方法
US20240170364A1 (en) Semiconductor package structure
US9510478B2 (en) Cooling device including etched lateral microchannels
Cho et al. Thermal performance enhancement of glass interposer
CN112038317A (zh) 半导体设备封装和其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant