CN109801972A - 一种分离栅mosfet器件及其制造方法 - Google Patents
一种分离栅mosfet器件及其制造方法 Download PDFInfo
- Publication number
- CN109801972A CN109801972A CN201910174061.2A CN201910174061A CN109801972A CN 109801972 A CN109801972 A CN 109801972A CN 201910174061 A CN201910174061 A CN 201910174061A CN 109801972 A CN109801972 A CN 109801972A
- Authority
- CN
- China
- Prior art keywords
- groove
- layer
- polysilicon
- oxide layer
- layer polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000926 separation method Methods 0.000 title claims abstract description 8
- 229920005591 polysilicon Polymers 0.000 claims abstract description 40
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims abstract description 13
- 230000008021 deposition Effects 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 7
- 239000013078 crystal Substances 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 238000001259 photo etching Methods 0.000 abstract description 5
- 238000000151 deposition Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 210000001951 dura mater Anatomy 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种分离栅MOSFET器件及其制造方法。本发明通过在第一层多晶硅中设置两个竖向的第二层多晶硅，达到了减少光刻次数，降低了工艺制造成本和复杂度，提高了耐压能力和绝缘层质量，提高了工艺可靠性和一致性，并使得本专利工艺简单,工艺窗口大，适合大规模量产制造。
Description
技术领域
本发明涉及半导体集成电路制造工艺领域，特别涉及一种分离栅MOSFET器件，并
且还涉及一种分离栅MOSFET器件的制作方法。
背景技术
沟槽MOSFET是继平面MOSFET之后一种高效开关器件。其有输入阻抗高，开关速度快等优点。但是针对高频开关应用,需要同时具有低导通电阻和快的开关速度，沟槽MOSFET因为元胞密度较密，可以获得低的导通电阻，但同时电容比较大，开关速度比较慢，无法同时满足这两个性能要求。
如图1所示，为了解决同时获得低的导通电阻和快的开关速度，一种分离栅沟槽MOSFET结构应运而生，相比普通沟槽MOSFET结构,增加了一个深沟槽分离栅极，该深沟槽分离栅极与源极相连，可以大大降低源极与漏极之间的电容，提高开关速度。
传统的分离栅MOSFET结构具有如下的缺点：
1、光刻次数多，成本高，一般有7-8次光刻，包含：沟槽Trench，有源区Active，栅极Poly1，分离栅Poly2，源极N+，接触孔光刻版，金属层光刻版；
2、栅极Poly1和分离栅Poly2之间的氧化层质量较差，而且厚度均匀性不易控制，工艺稳定性较差。
发明内容
本发明的目的是为了解决现有技术中存在的缺点，而提出的一种分离栅MOSFET器件制造方法。
为了实现上述目的，本发明采用了如下技术方案：
步骤一，在衬底上形成外延层，并在外延层上生长或者淀积第一绝缘层；
步骤二，在第一绝缘层表面曝光显影定义出第一沟槽区域；
步骤三，采用干法刻蚀工艺挖出第一沟槽；
步骤四，在第一沟槽的底部及侧面的表面形成第一氧化层；
步骤五，在第一氧化层的表面淀积第一层多晶硅；
步骤六，对所述第一层多晶硅进行回刻，使得沟槽外部的第一层多晶硅完全去除；
步骤七，在第一层多晶硅5表面曝光显影定义出第二沟槽、第三沟槽区域，并挖出第二沟槽、第三沟槽；
步骤八，在第二沟槽、第三沟槽的底部及侧面的表面形成第二氧化层；
步骤九，在第二氧化层的表面淀积第二层多晶硅；
步骤十，对所述第二层多晶硅进行回刻，使得第二沟槽、第三沟槽外部的第二层多晶硅完全去除；
步骤十一，通过刻蚀将第一绝缘层去除，P-Body注入及推进Drive-in，N+注入并推进Drive-in；
步骤十二，淀积第二绝缘层及形成接触孔。
优选地：第一层多晶硅将第一沟槽完全填充满。
优选地：第二层多晶硅将第二沟槽、第三沟槽完全填充满。
一种分离栅MOSFET器件，其衬底上形成有外延层，外延层顶面上设置有第一沟槽，第一沟槽的底面及侧面上形成有第一氧化层，第一氧化层的表面淀积有第一层多晶硅，第一层多晶硅中设置有第二沟槽、第三沟槽，第二沟槽、第三沟槽的底面及侧面上形成有第二氧化层，第二氧化层的表面淀积有第二层多晶硅，在位于衬底顶部第一沟槽的两侧从上往下依次设置有N+，P-Body。
优选地：第一层多晶硅将第一沟槽完全填充满。
优选地：第二层多晶硅将第二沟槽、第三沟槽完全填充满。
有益效果：本发明通过在第一层多晶硅中设置两个竖向的第二层多晶硅，达到了以下效果，1、本制造方法的光刻次数少，只需要5次光刻，降低了工艺制造成本和复杂度；2、栅极Poly1和分离栅Poly2之间绝缘层厚度是通过热氧化来控制，提高了耐压能力和绝缘层质量，提高了工艺可靠性和一致性；3、本专利工艺简单, 工艺窗口大，适合大规模量产制造。
附图说明
图1是传统的分离栅MOSFET结构。
图2-12是本发明实施例分离栅MOS管的制作方法各步骤中的器件结构图。
附图名称标记如下：1、衬底；2、外延层；3、P-body；4、N+；5、第一层多晶硅；6、第一沟槽；7、第二沟槽；8、第三沟槽；9、第一氧化层；10、第二氧化层；11、第一绝缘层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
步骤一，如图2所示，在衬底（SUB）1上形成外延层2（EPI），并在外延层2上生长或者通过LPTEOS等化学气相淀积第一绝缘层11。
步骤二，如图3所示，在绝缘层11表面生长沟槽刻蚀硬膜版，并涂布光阻，曝光显影定义出第一沟槽6区域。
步骤三，如图4所示，采用干法刻蚀工艺挖出第一沟槽6，并取出光阻、沟槽刻蚀硬膜板。
步骤四，如图5所示，在第一沟槽6的底部及侧面的表面形成第一氧化层10，即第一栅极氧化层（Gate Oxide1）。
步骤五，如图6所示，在所述第一栅极氧化层（Gate Oxide1）的表面淀积第一层多晶硅5（Poly1），所述第一层多晶硅5（Poly1）将第一沟槽6完全填充满。
步骤六，如图7所示，对所述第一层多晶硅5（Poly1）进行回刻，使得沟槽外部的第一层多晶硅5完全去除。
步骤七，如图8所示，在第一层多晶硅5（Poly1）表面生长沟槽刻蚀硬膜版，并涂布光阻，曝光显影定义出第二沟槽7、第三沟槽8区域，采用干法刻蚀工艺挖出第二沟槽7、第三沟槽8，并取出光阻、沟槽刻蚀硬膜板。
步骤八，如图9所示，在第二沟槽7、第三沟槽8的底部及侧面的表面以及第一层多晶硅的表面形成第二氧化层9，即第二栅极氧化层（Gate Oxide2）。
步骤九，如图10所示，在所述第二氧化层9的表面淀积第二层多晶硅（Poly2），所述第二层多晶硅（Poly2）将第二沟槽7、第三沟槽8完全填充满。
步骤十，如图11所示，对所述第二层多晶硅（Poly2）进行回刻，使得沟槽外部的第二层多晶硅完全去除。
步骤十一，如图12所示，通过刻蚀将第一绝缘层LPTEOS去除，P-Body注入及推进Drive-in，N+注入并推进Drive-in。Drive-in是指通过热扩散的方式形成P型本体（P-Body）及N+。
步骤十二，淀积第二绝缘层及形成接触孔。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。
Claims (6)
1.一种分离栅MOSFET器件制造方法，其特征在于：
步骤一，在衬底上形成外延层，并在外延层上生长或者淀积第一绝缘层；
步骤二，在第一绝缘层表面曝光显影定义出第一沟槽区域；
步骤三，采用干法刻蚀工艺挖出第一沟槽；
步骤四，在第一沟槽的底部及侧面的表面形成第一氧化层；
步骤五，在第一氧化层的表面淀积第一层多晶硅；
步骤六，对所述第一层多晶硅进行回刻，使得沟槽外部的第一层多晶硅完全去除；
步骤七，在第一层多晶硅5表面曝光显影定义出第二沟槽、第三沟槽区域，并挖出第二沟槽、第三沟槽；
步骤八，在第二沟槽、第三沟槽的底部及侧面的表面形成第二氧化层；
步骤九，在第二氧化层的表面淀积第二层多晶硅；
步骤十，对所述第二层多晶硅进行回刻，使得第二沟槽、第三沟槽外部的第二层多晶硅完全去除；
步骤十一，通过刻蚀将第一绝缘层去除，P-Body注入及推进Drive-in，N+注入并推进Drive-in；
步骤十二，淀积第二绝缘层及形成接触孔。
2.根据权利要求1所述的器件，其特征在于：第一层多晶硅将第一沟槽完全填充满。
3.根据权利要求1所述的器件，其特征在于：第二层多晶硅将第二沟槽、第三沟槽完全填充满。
4.一种分离栅MOSFET器件，其特征在于：衬底上形成有外延层，外延层顶面上设置有第一沟槽，第一沟槽的底面及侧面上形成有第一氧化层，第一氧化层的表面淀积有第一层多晶硅，第一层多晶硅中设置有第二沟槽、第三沟槽，第二沟槽、第三沟槽的底面及侧面上形成有第二氧化层，第二氧化层的表面淀积有第二层多晶硅，在位于衬底顶部第一沟槽的两侧从上往下依次设置有N+，P-Body。
5.根据权利要求4所述的器件，其特征在于：第一层多晶硅将第一沟槽完全填充满。
6.根据权利要求4所述的器件，其特征在于：第二层多晶硅将第二沟槽、第三沟槽完全填充满。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910102907 | 2019-02-01 | ||
| CN2019101029071 | 2019-02-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN109801972A true CN109801972A (zh) | 2019-05-24 |
Family
ID=66561736
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910174061.2A Pending CN109801972A (zh) | 2019-02-01 | 2019-03-08 | 一种分离栅mosfet器件及其制造方法 |
| CN201920291615.2U Active CN209515675U (zh) | 2019-02-01 | 2019-03-08 | 一种分离栅mosfet器件 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201920291615.2U Active CN209515675U (zh) | 2019-02-01 | 2019-03-08 | 一种分离栅mosfet器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (2) | CN109801972A (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109801972A (zh) * | 2019-02-01 | 2019-05-24 | 南京江智科技有限公司 | 一种分离栅mosfet器件及其制造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060237786A1 (en) * | 2005-04-22 | 2006-10-26 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| CN105957891A (zh) * | 2015-03-09 | 2016-09-21 | 株式会社东芝 | 半导体装置 |
| CN108767004A (zh) * | 2018-08-03 | 2018-11-06 | 江苏捷捷微电子股份有限公司 | 一种分离栅mosfet器件结构及其制造方法 |
| CN108807548A (zh) * | 2017-04-26 | 2018-11-13 | 万国半导体(开曼)股份有限公司 | 带有改良fom的可扩展的sgt结构 |
| CN209515675U (zh) * | 2019-02-01 | 2019-10-18 | 南京江智科技有限公司 | 一种分离栅mosfet器件 |
-
2019
- 2019-03-08 CN CN201910174061.2A patent/CN109801972A/zh active Pending
- 2019-03-08 CN CN201920291615.2U patent/CN209515675U/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060237786A1 (en) * | 2005-04-22 | 2006-10-26 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| CN105957891A (zh) * | 2015-03-09 | 2016-09-21 | 株式会社东芝 | 半导体装置 |
| CN108807548A (zh) * | 2017-04-26 | 2018-11-13 | 万国半导体(开曼)股份有限公司 | 带有改良fom的可扩展的sgt结构 |
| CN108767004A (zh) * | 2018-08-03 | 2018-11-06 | 江苏捷捷微电子股份有限公司 | 一种分离栅mosfet器件结构及其制造方法 |
| CN209515675U (zh) * | 2019-02-01 | 2019-10-18 | 南京江智科技有限公司 | 一种分离栅mosfet器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN209515675U (zh) | 2019-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103456791B (zh) | 沟槽功率mosfet | |
| CN104576743B (zh) | 沟槽功率mos器件及其制造方法 | |
| CN104716177B (zh) | 一种改善漏电的射频ldmos器件的制造方法 | |
| CN108364870A (zh) | 改善栅极氧化层质量的屏蔽栅沟槽mosfet制造方法 | |
| CN104992976A (zh) | 一种vdmos器件及其制造方法 | |
| CN104733531A (zh) | 使用氧化物填充沟槽的双氧化物沟槽栅极功率mosfet | |
| CN103151309B (zh) | 深沟槽功率mos器件及其制备方法 | |
| CN108735605A (zh) | 改善沟槽底部场板形貌的屏蔽栅沟槽mosfet制造方法 | |
| CN102931090B (zh) | 一种超结mosfet的制造方法 | |
| CN105914234A (zh) | 分离栅功率mos管结构及制作方法 | |
| CN106206322B (zh) | 自对准低压超结mosfet的制造方法 | |
| CN105655402A (zh) | 低压超结mosfet终端结构及其制造方法 | |
| CN106876449A (zh) | 一种沟槽金属－氧化物半导体及其制备方法 | |
| CN104617045B (zh) | 沟槽栅功率器件的制造方法 | |
| CN106158927A (zh) | 一种优化开关特性的超结半导体器件及制造方法 | |
| CN103681817B (zh) | Igbt器件及其制作方法 | |
| CN103779415A (zh) | 平面型功率mos器件及其制造方法 | |
| CN209515675U (zh) | 一种分离栅mosfet器件 | |
| CN104103693A (zh) | 一种u形沟槽的功率器件及其制造方法 | |
| CN201725795U (zh) | 三层光罩沟槽mos器件 | |
| CN208400855U (zh) | 一种分离栅mosfet器件结构 | |
| CN208674122U (zh) | 一种带有屏蔽栅的超结igbt | |
| CN206134689U (zh) | 高集成度的低压沟槽栅dmos器件 | |
| CN206697482U (zh) | 一种沟槽金属－氧化物半导体 | |
| CN202948934U (zh) | 一种沟槽mosfet |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |