CN109742076B - 快闪存储器及其形成方法 - Google Patents

Abstract

一种快闪存储器及其形成方法，快闪存储器包括：半导体衬底，所述半导体衬底包括源线区和浮栅区，所述浮栅区与源线区邻接且位于源线区两侧；位于所述半导体衬底源线区内的源区；位于所述源区上的源线层，所述源线层与源区电连接；分别位于半导体衬底的浮栅区上的浮栅极结构，所述浮栅极结构的高度大于源线层的高度；位于源线层上的擦除栅极结构。所述快闪存储器的性能得到提高。

Description

快闪存储器及其形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种快闪存储器及其形成方法。

背景技术

快闪存储器是集成电路产品中一种重要的器件。快闪存储器的主要特点是在不加电压的情况下能长期保持存储的信息。快闪存储器具有集成度高、较快的存取速度和易于源线等优点，因而得到广泛的应用。

快闪存储器分为两种类型：叠栅(stack gate)快闪存储器和分栅(split gate)快闪存储器。叠栅快闪存储器具有浮栅和位于浮栅的上方的控制栅。叠栅快闪存储器存在过源线的问题。与叠栅快闪存储器不同的是，分栅快闪存储器在浮栅的一侧形成作为源线栅极的字线。分栅快闪存储器能有效的避免过源线效应。

然而，现有的分栅快闪存储器的性能较差。

发明内容

本发明解决的技术问题是提供一种快闪存储器及其形成方法，以提高快闪存储器的性能。

为解决上述技术问题，本发明提供一种快闪存储器，包括：半导体衬底，所述半导体衬底包括源线区和浮栅区，所述浮栅区与源线区邻接且位于源线区两侧；位于所述半导体衬底源线区内的源区；位于所述源区上的源线层，所述源线层与源区电连接；分别位于半导体衬底的浮栅区上的浮栅极结构，所述浮栅极结构的高度大于源线层的高度；位于源线层上的擦除栅极结构。

可选的，所述浮栅极结构的高度为300埃～2000埃。

可选的，所述源线层的高度为300埃～2000埃。

可选的，所述擦除栅极结构还覆盖部分浮栅极结构顶部表面。

可选的，所述半导体衬底还包括字线位线区，所述字线位线区位于源线区和浮栅区两侧，且所述字线位线区与浮栅区邻接；所述快闪存储器还包括：位于字线位线区上的字线结构；位于字线结构、源线层和浮栅极结构两侧的半导体衬底中的漏区。

可选的，擦除栅极结构包括：擦除栅极氧化层和位于擦除栅极氧化层表面的擦除栅极层；所述擦除栅极氧化层覆盖源线层表面。

可选的，浮栅结构包括：浮栅极氧化层和位于浮栅极氧化层表面的浮栅极层；所述浮栅极氧化层位于半导体衬底的浮栅区表面。

可选的，字线结构包括：字线氧化层和位于字线氧化层表面的字线层；所述字线氧化层位于半导体衬底的字线位线区表面。

本发明还一种快闪存储器的形成方法，包括：提供半导体衬底，所述半导体衬底包括源线区和浮栅区，所述浮栅区与源线区邻接且位于源线区两侧；在所述半导体衬底源线区内形成源区；在所述源区上形成源线层，所述源线层与源区电连接；分别在半导体衬底的浮栅区上形成浮栅极结构，所述浮栅极结构的高度大于源线层的高度；在所述源线层上形成擦除栅极结构。

可选的，形成所述擦除栅极结构后形成所述浮栅极结构。

可选的，所述字线位线区位于源线区和浮栅区两侧，且所述字线位线区与浮栅区邻接。还包括：分别在字线位线区上形成字线结构，所述字线结构覆盖浮栅极结构侧壁；在字线结构、源线层和浮栅极结构两侧的半导体衬底中形成漏区。

可选的，还包括：在所述浮栅极结构上形成第一侧墙；形成所述源线层、浮栅极结构和擦除栅极结构的方法包括：在半导体衬底上形成初始浮栅极结构膜；在浮栅极结构膜上形成掩膜层，所述掩膜层内具有第一开口，所述第一开口暴露出部分浮栅极结构膜；在所述第一开口侧壁形成第一侧墙；以所述掩膜层和第一侧墙为掩膜，刻蚀去除源线区半导体衬底上的浮栅极结构膜，形成第二开口，所述第二开口暴露出源线区半导体衬底表面；在所述第二开口内形成源线层，所述源线层顶部表面低于浮栅极结构膜顶部表面；在所述源线层上和第一开口内形成擦除栅极结构；形成擦除栅极结构后，去除字线位线区半导体衬底上的浮栅极结构膜和掩膜层，形成浮栅极结构。

可选的，所述源区的形成方法包括：形成第二开口后，对所述第二开口暴露出的半导体衬底进行离子掺杂，形成源区。

可选的，形成源线层后，形成擦除栅极结构之前，还包括：去除部分第一侧墙，使得所述第一侧墙暴露出部分浮栅极结构顶部表面；在所述源线层上、浮栅极结构上和第一开口内形成擦除栅极结构。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的快闪存储器中，所述浮栅极结构位于浮栅区半导体衬底上，所述源线层位于源区上且与源区电连接，则所述浮栅极结构位于源线层两侧。浮栅极结构与源线层的耦合面积为浮栅极结构侧壁与源线层侧壁的重合面积，所述浮栅极结构的高度大于源线层的高度，则所述浮栅极结构与源线层的耦合面积为源线层的侧壁面积，且所述浮栅极结构与源线层的耦合面积与源线层的高度成正比，通过调节源线层的高度，增大浮栅极结构与源线层的耦合面积，从而提高浮栅极结构与源线层的耦合率，提高编程时源线对浮栅的耦合电压，从而提高编程效率。其次，源线层位于源区上，浮栅极结构位于源线层两侧，浮栅极结构与源线层的耦合面积为浮栅极结构侧壁与源线层侧壁的重合面积，浮栅极结构整个用于存储电荷，浮栅极结构在沟道长度方向的尺寸相对较小，则快闪存储器的面积缩小。同时，擦除栅极结构位于源线层上，擦除栅极结构与浮栅极结构的耦合面积包括浮栅极结构侧壁与擦除栅极结构侧壁的接触面积，通过调节浮栅极结构侧壁与擦除栅极结构侧壁的接触面积，减小擦除栅极结构与浮栅极结构的耦合率，使得擦除栅极结构与浮栅极结构之间压差较大，擦除操作时擦除效率较高。综上，提高了快闪存储器的性能。

附图说明

图1是一种快闪存储器的结构示意图；

图2至图15是本发明一实施例中快闪存储器形成过程的结构示意图。

具体实施方式

正如背景技术所述，现有技术的快闪存储器的性能较差。

一种快闪存储器，请参考图1，包括：半导体衬底100，所述半导体衬底100包括擦除区和浮栅区，所述浮栅区与擦除区邻接且位于擦除区两侧；位于半导体衬底100的擦除区上的擦除栅极结构150；分别位于半导体衬底的浮栅区上的浮栅极结构120；位于浮栅极结构120上的第一侧墙130；覆盖第一侧墙130和浮栅极结构侧壁的字线结构140，所述浮栅极结构120位于擦除栅极结构150和字线结构140之间；覆盖字线结构140侧壁的第二侧墙160；位于半导体衬底擦除区内的源区110；位于半导体衬底内的漏区170，所述漏区170位于相邻快闪存储器的字线结构140之间。

为增加编程时源线区110对浮栅极结构120的耦合电压，一种方法为提高浮栅极结构与源线区110的耦合面积，从而提高浮栅极结构120与源线区110的耦合率。在进行编程操作时，由于耦合率高，浮栅极结构120上产生的耦合电压，更多热电子被吸收到浮栅极结构120上，从而对浮栅进行编程。

上述快闪存储器的结构中，源线区110与浮栅极结构120的重叠区域的尺寸是浮栅极结构120尺寸的一半，位于沟道区域上方的浮栅极结构120用于存储电荷，位于源线区110上方的浮栅极结构120用于电压的耦合作用，不存储电荷。为了提高数据的存储量，要增大沟道区域，即增大未被源线区110重叠的浮栅极结构120的尺寸，从而导致整个快闪存储器的尺寸较大，不符合半导体器件微小化的趋势。

本发明通过在源区上形成源线层，在浮栅区半导体衬底上形成浮栅极结构，所述浮栅极结构与源线层邻接，且位于源线层两侧；且浮栅极结构的高度高于源线层的高度，则浮栅极结构侧壁与源线层侧壁的耦合面积与源线层的高度成正比，控制源线层高度，增大浮栅极结构与源线层的耦合面积，提高浮栅极结构与源线层的耦合率，增大编程过程中源线层对浮栅极结构的耦合电压，提高快闪存储器的编程性能。同时，浮栅极结构在沟道方向的尺寸相对较小，则快闪存储器的面积缩小。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图15是本发明一实施例中快闪存储器形成过程的结构示意图。

请参考图2，提供半导体衬底200。

所述半导体衬底200为形成快闪存储器提供工艺平台。

所述半导体衬底200包括源线区A和浮栅区B，所述浮栅区B与源线区A邻接且位于源线区A两侧。

本实施例中，所述半导体衬底200还包括字线位线区C，所述字线位线区C位于源线区A和浮栅区B两侧，且所述字线位线区C与浮栅区B邻接。

所述半导体衬底200的材料可以为硅、锗或者锗化硅。所述半导体衬底200还可以绝缘体上硅(SOI)、绝缘体上锗(GeOI)或绝缘体上锗化硅(SiGeOI)。本实施例中，所述半导体衬底200的材料单晶硅。

在半导体衬底200上形成浮栅极结构膜，所述浮栅极结构膜包括浮栅氧化膜201和位于浮栅氧化膜201表面的浮栅极膜202；在所述浮栅极结构膜上形成掩膜层203，所述掩膜层203内具有第一开口204，第一开口204暴露出部分浮栅极膜202表面。

所述第一开口204暴露出源线区A和浮栅区B的半导体衬底上的浮栅极膜202表面。

本实施例中，还包括：在形成浮栅极结构膜的过程中还形成位于部分半导体衬底200中的衬底隔离层。所述衬底隔离层的材料为氧化硅。

所述掩膜层203的材料包括氮化硅或氮氧化硅。

形成所述掩膜层203的方法包括：在浮栅极结构膜和衬底隔离层上形成初始掩膜层(未图示)；在初始掩膜层上形成图形化层(未图示)，所述图形化层出部分初始掩膜层；以所述图形化层为掩膜刻蚀初始掩膜层，使初始掩膜层形成掩膜层203；之后去除图形化层。

请参考图3，在所述第一开口204侧壁形成第一侧墙210。

所述第一侧墙210覆盖浮栅区B的半导体衬底上的浮栅极膜202表面。

所述第一侧墙210用于保护浮栅极结构。

所述第一侧墙210的材料包括：氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。

本实施例中，所述第一侧墙210的材料为氧化硅。

所述第一侧墙210的形成方法包括：在所述第一开口204内和掩膜层203表面形成第一侧墙材料层(未图示)；回刻蚀所述第一侧墙材料层，直至暴露出掩膜层203表面；在所述第一开口204内形成第一侧墙210。

请参考图4，以所述掩膜层203和第一侧墙210为掩膜，刻蚀去除源线区A的半导体衬底200上的浮栅极结构膜，形成第二开口205，所述第二开口205暴露出的半导体衬底200源线区A表面。

所述第二开口205位于浮栅极结构膜内，且位于第一开口204底部与第一开口204贯通。

所述第二开口205为后续形成源线层提供空间。

请参考图5，形成第二开口205后，对所述第二开口205暴露出的半导体衬底200进行离子掺杂，在所述源线区A的半导体衬底200内形成源区220。

对所述第二开口205暴露出的半导体衬底200进行离子掺杂的工艺包括：离子注入工艺或固态源掺杂工艺。

本实施例中，对所述第二开口205暴露出的半导体衬底200进行离子掺杂的工艺为离子注入工艺。

其他实施例中，对所述第二开口205暴露出的半导体衬底200进行离子掺杂的工艺为固态源掺杂工艺。

在所述第二开口205内形成源线层，所述源线层高度低于浮栅极结构膜顶部表面。所述源线层的形成方法请参考图6和图7。

请参考图6，在所述第一开口204和第二开口205内形成初始源线层216，所述初始源线层216顶部表面与掩膜层203顶部表面齐平。

所述初始源线层216为后续形成源线层提供材料层。

所述初始源线层216的形成方法包括：在所述第一开口204内、第二开口205内和掩膜层203表面形成初始源线膜(未图示)；平坦化所述初始源线膜，直至暴露出掩膜层203顶部表面，形成所述初始源线层216。

所述初始源线膜的形成工艺包括：化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

本实施例中，形成初始源线层216之前，还包括：在第二开口205侧壁形成第一保护层206。

所述第一保护层206用于隔离浮栅极结构和源线层。

所述第一保护层206的材料包括氧化硅。

所述第一保护层206的形成方法包括：在所述第一开口204内、第二开口205内和掩膜层203表面形成初始第一保护层(未图示)；回刻蚀所述初始第一保护层，直至暴露出掩膜层203顶部表面，形成所述第一保护层206。

请参考图7，形成初始源线层216后，回刻蚀所述初始源线层216，形成源线层230，所述源线层230高度低于浮栅极结构膜顶部表面。

本实施例中，所述源线层230顶部表面低于浮栅极膜202顶部表面。

所述源线层230位于源区220上，且所述源线层230与源区220电学连接。

后续在浮栅区B半导体衬底200上形成浮栅极结构，则所述浮栅极结构位于源线层230两侧。浮栅极结构与源线层230的耦合面积为浮栅极结构侧壁与源线层230侧壁的重合面积，所述浮栅极结构的高度大于源线层230的高度，则所述浮栅极结构与源线层230的耦合面积为源线层230的侧壁面积，且所述浮栅极结构与源线层230的耦合面积与源线层230的高度成正比，通过调节源线层230的高度，增大浮栅极结构与源线层230的耦合面积，从而提高浮栅极结构与源线层230的耦合率，增大编程过程中源线层对浮栅极结构的耦合电压，提高编程效率。

所述源线层230的材料包括多晶硅。

所述源线层230的高度为300埃～2000埃。

源线层230的高度小于300埃，提高浮栅极结构与源线层230的耦合率的效果不佳；源线层230的高度大于2000埃，后续形成的浮栅极结构高度过高，影响浮栅极结构之间的隔离氧化物的填充效果。

优选的，所述源线层230的高度为700埃～1100埃。

之后，分别在半导体衬底200的浮栅区B上形成浮栅极结构，所述浮栅极结构的高度大于源线层230的高度；在所述源线层230上形成擦除栅极结构。

本实施例中，形成所述擦除栅极结构后，形成所述浮栅极结构。

请参考图8，去除部分所述第一侧墙210和部分所述第一保护层206，暴露出部分浮栅极膜202顶部和侧壁表面。

去除部分所述第一侧墙210和部分所述第一保护层206的工艺包括：各向同性的湿法刻蚀工艺或者各向同性的干法刻蚀工艺。

本实施例中，去除部分所述第一侧墙210和部分所述第一保护层206的工艺为各向同性的湿法刻蚀工艺。

去除部分所述第一侧墙210和部分所述第一保护层206，暴露出部分浮栅极膜202顶部和侧壁表面，以便后续形成的浮栅极结构与擦除栅极结构之间存在尖角，电子容易聚集在浮栅极结构尖角处，进行擦除操作时，电子更容易从尖端隧穿到擦除栅极结构中，提升擦除效率。

请参考图9，在所述源线层230上、第一开口204和源线层230暴露出的浮栅极膜202表面形成擦除栅氧化层208。

所述擦除栅氧化层208的材料包括：氧化硅。

形成所述擦除栅氧化层208的工艺包括化学气相沉积工艺。

本实施例中，所述擦除栅氧化层208的形成方法包括：对源线层230和第一开口204和源线层230暴露出的浮栅极膜202进行高温化学气相沉积，形成所述擦除栅氧化层208。

所述擦除栅氧化层208用于隔离擦除栅极与源线层230和浮栅极层。

请参考图10，在所述擦除栅氧化层208上形成擦除栅极240，所述擦除栅极240顶部表面与第一侧墙210顶部表面齐平。

所述擦除栅极240的形成方法包括：擦除栅氧化层208上、第一开口204内、第一侧墙210和掩膜层203上形成初始擦除栅极膜(未图示)；平坦化所述初始擦除栅极膜，直至暴露出掩膜层203表面，形成所述擦除栅极240。

所述擦除栅氧化层208和所述擦除栅极240构成擦除栅极结构。

本实施例中，还包括，对所述擦除栅极240进行氧化处理，在所述擦除栅极240表面形成第二保护层209。

所述第二保护层209保护擦除栅极240。

所述第二保护层209的材料包括：氧化硅。

擦除栅极结构位于源线层230上，擦除栅极结构与浮栅极结构的耦合面积包括浮栅极结构侧壁与擦除栅极结构侧壁的接触面积，通过调节浮栅极结构侧壁与擦除栅极结构侧壁的接触面积，减小擦除栅极结构与浮栅极结构的耦合率，提高快闪存储器的擦除效率，从而提高快闪存储器的性能。

请参考图11，形成擦除栅极结构后，去除半导体衬底200的字线位线区C上的掩膜层203，暴露出半导体衬底200的字线位线区C上的浮栅极膜202表面。

去除半导体衬底200的字线位线区C上的掩膜层203的方法包括：以所述擦除栅极结构和第一侧墙210为掩膜，刻蚀所述掩膜层203，直至暴露出字线位线区C的半导体衬底200上的浮栅极膜202表面。

请参考图12，以所述擦除栅极结构和第一侧墙210为掩膜，刻蚀去除字线位线区C的半导体衬底200上的浮栅极结构膜，形成浮栅极结构。

本实施例中，以所述擦除栅极结构和第一侧墙210为掩膜，刻蚀去除字线位线区C的半导体衬底200上的浮栅极膜202和浮栅氧化膜201，直至暴露出半导体衬底200表面，形成浮栅极结构，且使得所述浮栅极膜202形成为浮栅极层212，使得所述浮栅氧化膜201形成为浮栅氧化膜211，所述浮栅氧化膜211和浮栅极层212构成浮栅极结构。

所述浮栅极结构与源线层230的耦合面积为浮栅极结构侧壁与源线层230侧壁的重合面积，浮栅极结构在沟道长度方向的尺寸相对较小，则快闪存储器的面积缩小。

所述浮栅极结构的高度大于源线层230的高度。

所述浮栅极结构的高度为300埃～2000埃。

浮栅极结构与源线层230的耦合面积为浮栅极结构侧壁与源线层230侧壁的重合面积，所述浮栅极结构的高度大于源线层230的高度，则所述浮栅极结构与源线层230的耦合面积为源线层230的侧壁面积，且所述浮栅极结构与源线层230的耦合面积与源线层230的高度成正比，通过调节源线层230的高度，增大浮栅极结构与源线层230的耦合面积，从而提高浮栅极结构与源线层230的耦合率，增大编程过程中源线层230对浮栅极结构的耦合电压，提高编程效率。

请参考图13，在浮栅极结构和第一侧墙210侧壁形成第二侧墙241。

所述第二侧墙241保护浮栅极结构，且隔离浮栅极结构和字线结构。

所述第二侧墙241的形成方法包括：在所述擦除栅极结构上和半导体衬底200上形成第二侧墙材料层(未图示)，所述第二侧墙材料层还覆盖第一侧墙210侧壁和浮栅极结构侧壁；回刻蚀所述第二侧墙材料层，暴露出字线位线区C的半导体衬底表面，在所述浮栅极结构和第一侧墙210侧壁形成第二侧墙241。

所述第二侧墙241的材料包括：氧化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。

本实施例中，所述第二侧墙241的材料为氧化硅。

请参考图14，在字线位线区C的半导体衬底200上形成字线结构。

所述字线结构包括字线氧化层251和字线层252。

所述字线氧化层251的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。

所述字线层252的材料包括：多晶硅。

形成字线结构的方法包括：在所述擦除栅极结构上的字线位线区C的半导体衬底200上热氧化形成字线氧化膜；在所述字线氧化膜表面形成字线膜；回刻蚀字线膜和字线氧化膜，直至暴露出第二保护层209的顶部表面，形成字线氧化层251和字线层252。

所述字线结构覆盖部分字线位线区C的半导体衬底表面。

请参考图15，在所述字线结构侧壁形成第三侧墙260；形成第三侧墙260后，在字线结构、源线层230和浮栅极结构两侧的半导体衬底200中形成漏区270。

所述第三侧墙260用于保护字线结构。

所述第三侧墙260的形成方法包括：在所述擦除栅极结构上、字线结构上和部分字线位线区C的半导体衬底200上形成第三侧墙材料层(未图示)，所述第三侧墙材料层覆盖字线结构侧壁；回刻蚀所述第三侧墙材料层，暴露出部分字线位线区C的半导体衬底表面，形成所述第三侧墙260。

所述第三侧墙260的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。

本实施例中，所述第三侧墙260的材料为氮化硅。

所述漏区270的形成方法包括：对字线结构、源线层230和浮栅极结构两侧的字线位线区C的半导体衬底200进行离子注入，形成所述漏区270。

相应的，本发明提供一种采用上述任一项方法所形成的快闪存储器，参考图15，包括：半导体衬底200，所述半导体衬底200包括源线区A和浮栅区B，所述浮栅区B与源线区A邻接且位于源线区A两侧；位于所述半导体衬底200源线区A内的源区220；位于所述源区220上的源线层230，所述源线层230与源区220电连接；分别位于半导体衬底200的浮栅区B上的浮栅极结构，所述浮栅极结构的高度大于源线层230的高度；位于源线层230上的擦除栅极结构。

所述浮栅极结构的高度为300埃～2000埃。

所述源线层230的高度为300埃～2000埃。优选的，所述源线层230的高度为700埃～1100埃。

所述擦除栅极结构还覆盖部分浮栅极结构顶部表面。

所述半导体衬底200还包括字线位线区C，所述字线位线区C位于源线区A和浮栅区B两侧，且与浮栅区B邻接；所述快闪存储器还包括：位于字线位线区C上的字线结构；位于字线结构、源线层230和浮栅极结构两侧的半导体衬底200中的漏区270。

所述浮栅极结构位于源线层230两侧，浮栅极结构与源线层230的耦合面积为浮栅极结构侧壁与源线层230侧壁的重合面积，所述浮栅极结构的高度大于源线层230的高度，则所述浮栅极结构与源线层230的耦合面积为源线层230的侧壁面积，且所述浮栅极结构与源线层230的耦合面积与源线层230的高度成正比，通过调节源线层230的高度，增大浮栅极结构与源线层230的耦合面积，从而提高浮栅极结构与源线层230的耦合率，提高编程时源线对浮栅的耦合电压，从而提高编程效率。源线层位于源区上，浮栅极结构位于源线层两侧，浮栅极结构与源线层230的耦合面积为浮栅极结构侧壁与源线层侧壁的重合面积，浮栅极结构整个用于存储电荷，浮栅极结构在沟道长度方向的尺寸相对较小，则快闪存储器的面积缩小。同时，擦除栅极结构位于源线层230上，擦除栅极结构与浮栅极结构的耦合面积包括浮栅极结构侧壁与擦除栅极结构侧壁的接触面积，通过调节浮栅极结构侧壁与擦除栅极结构侧壁的接触面积，减小擦除栅极结构与浮栅极结构的耦合率，使得擦除栅极结构与浮栅极结构之间压差较大，擦除操作时擦除效率较高。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (5)

1.一种快闪存储器的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底包括源线区和浮栅区，所述浮栅区与源线区邻接且位于源线区两侧；

在半导体衬底上形成浮栅极结构膜；

在所述浮栅极结构膜上形成掩膜层，所述掩膜层内具有第一开口，第一开口暴露出部分浮栅极结构膜表面；

在所述第一开口侧壁形成第一侧墙；

以所述掩膜层和第一侧墙为掩膜，刻蚀去除源线区的半导体衬底上的浮栅极结构膜，形成第二开口，所述第二开口暴露出的半导体衬底源线区表面；

在所述第二开口暴露出的半导体衬底源线区内形成源区；

在所述第二开口内形成源线层，所述源线层顶部表面低于浮栅极结构膜顶部表面；所述源线层与源区电连接；

在所述源线层上和第一开口内形成擦除栅极结构；

形成所述擦除栅极结构后，以所述擦除栅极结构及所述第一侧墙为掩膜，去除半导体衬底的字线位线区上的掩膜层及浮栅极结构膜，形成浮栅极结构。

2.根据权利要求1所述的快闪存储器的形成方法，其特征在于，所述半导体衬底还包括字线位线区，所述字线位线区位于源线区和浮栅区两侧，且所述字线位线区与浮栅区邻接；还包括：分别在擦除栅极结构、浮栅极结构和源线层两侧字线位线区上形成字线结构，所述字线结构覆盖浮栅极结构侧壁；在字线结构、源线层和浮栅极结构两侧的半导体衬底字线位线区中形成漏区。

3.根据权利要求1所述的快闪存储器的形成方法，其特征在于，所述源区的形成方法包括：形成第二开口后，对所述第二开口暴露出的半导体衬底进行离子掺杂，形成源区。

4.根据权利要求3所述的快闪存储器的形成方法，其特征在于，形成源线层后，形成擦除栅极结构之前，还包括：去除部分第一侧墙，使得所述第一侧墙暴露出部分浮栅极结构顶部表面；在所述源线层上、浮栅极结构上和第一开口内形成擦除栅极结构。

5.根据权利要求1所述的快闪存储器的形成方法，其特征在于，所述浮栅极结构的高度为300埃～2000埃。

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