CN109740275A - 集成电路的重配置电路及其方法 - Google Patents

Abstract

本申请涉及集成电路领域，公开了一种集成电路的重配置电路及其方法。***进入用户模式后，用户逻辑模块根据重配置需求输出重配置信号，重配选择逻辑模块根据该重配置信号输出重配置控制信号，多路配置码流配置寄存器模块根据该重配置信号输出重配置码流的信息，闪存读取控制逻辑模块根据该重配置控制信号和该重配置码流的信息从闪存中读取重配置数据，配置逻辑模块将该重配置数据配置到该集成电路中以实现该集成电路的重配置。本申请涉及的电路和方法能够在集成电路正常工作时，根据***需要自动选择新的配置码流重新配置该集成电路以实现新的功能，大大增加了***设计的灵活性和多功能性。

Description

集成电路的重配置电路及其方法

技术领域

本申请涉及集成电路领域，特别涉及一种集成电路的重配置电路及其方法技术。

背景技术

当***变的越来越复杂，设计者要求用尽可能少的成本做更多的事情，以FPGA为例，FPGA虽然具有很多灵活性，但越来越苛刻的成本、电路板空间和功耗限制要求更加高效的设计策略。但现在的FPGA的***中往往只在配置存储器上保存一个配置码流，或者在比较高级的***中提供更新原配置码流的功能但需要通过外部触发重新下载才能启动新功能，这不仅增加了***的设计成本，更影响了***的稳定性。

如果能让FPGA在使用中，智能的选择加载某个配置文件而实现某种特定功能，这将大大增加FPGA的设计灵活性，使其能够在同一***(如电路板)中实现不同功能动态切换功能。

在电路板设计中，大多数FPGA***采用SPI Nor Flash作为配置存储器，随着器存储量越来越大，成本越来越便宜，可以将多个设计配置文件放其中，这也对重配置提供了可能。

发明内容

本申请的目的在于提供一种集成电路的重配置电路及其方法，能够在集成电路正常工作时，根据***需要自动选择新的配置码流重新配置该集成电路以实现新的功能，大大增加了***设计的灵活性和多功能性。

为了解决上述问题，本申请公开了一种集成电路的配置逻辑模块电路，包括：

用户逻辑模块，用于根据重配置需求输出重配置信号；

重配选择逻辑模块，与该用户逻辑模块耦合，用于根据该重配置信号输出重配置控制信号，该重配置控制信号包括时钟和控制命令；

多路配置码流配置寄存器模块，与该重配选择逻辑模块耦合，用于根据该重配置信号输出重配置码流的信息；

闪存读取控制逻辑模块，与该多路配置码流配置寄存器模块耦合，用于根据该重配置控制信号和该重配置码流的信息从闪存(flash)中读取重配置数据；

配置逻辑模块，分别与该闪存读取控制逻辑模块和该用户逻辑模块耦合，用于将该重配置数据配置到该集成电路中，以实现该集成电路的重配置。

在一个优选例中，还包括：

上电时配置码流配置寄存器模块，分别与该多路配置码流配置寄存器模块和该闪存读取控制逻辑模块耦合，用于在***重新上电时从闪存的默认地址读取该重配置控制信号和该重配置码流的信息；

包含第一输入端、第二输入端、控制端和输出端的多路选择器，该第一输入端与该多路配置码流配置寄存器模块耦合，该第二输入端与该上电配置码流配置寄存器模块耦合，该控制端与该重配选择逻辑模块耦合，该输出端与该闪存读取控制逻辑模块耦合；

上电检查模块，与该上电时配置码流配置寄存器模块耦合，用于通过检查电源电压是否正常以决定是否启动该集成电路。

在一个优选例中，该用户逻辑模块中预先存储一张功能列表，当从该功能列表中选中某一功能选项后通过译码启动该重配选择逻辑模块以产生该重配置控制信号，并将该译码后的信息输入到该多路配置码流配置寄存器模块中选择该重配置码流的信息，其中，该功能列表在集成电路上电时无需外部触发信号的情况下从该闪存读取。

在一个优选例中，该重配置码流的信息包括记录闪存中该重配置码流的位置及大小信息和数据完整性循环冗余检查的信息；

该配置逻辑模块将该重配置数据配置到该集成电路中的过程中，该集成电路通过数据完整性算法动态的计算循环冗余检查值并与从该多路配置码流配置寄存器模块或该上电时配置码流配置寄存器模块存储的循环冗余检查值进行比较，以判断配置过程中是否有错误数据读入。

在一个优选例中，该闪存包括串行非易失性闪存。

在一个优选例中，该控制信号进一步包括时钟频率的选择、时钟沿选择和读写该闪存的命令。

在一个优选例中，该电路适用于至少包括可编程逻辑电路和专用集成电路的设计中。

在一个优选例中，该用户逻辑模块用于实现用户的工作逻辑。

本申请还公开了一种集成电路的重配置方法，包括：

***进入用户模式后，根据用户逻辑模块的重配置需求输出重配置信号；

根据该重配置信号输出重配置控制信号，其中该重配置控制信号包括时钟和控制命令；

根据该重配置信号输出重配置码流的信息；

根据该重配置控制信号和该重配置码流的信息从闪存中读取重配置数据；

将该重配置数据配置到该集成电路中以实现该集成电路的重配置。

在一个优选例中，该重配置码流的信息包括记录闪存中重配置码流的位置及大小信息；

根据该重配置信号选择重配置码流的信息之后，还包括：将该码流的信息存入到闪存的默认地址中。

本申请还公开了一种计算机可读存储介质，该计算机可读存储介质中存储有计算机可执行指令，该计算机可执行指令被处理器执行时实现如前文描述的方法中的步骤。

本申请实施方式中，至少包括以下优点：

(1)***(如含FPGA的电路***)正常工作时，根据***需要自动选择新的配置码流重新配置来实现新的功能，大大增加了***设计的灵活性和多功能性；

(2)***重新上电时，因为上电配置寄存器中的信息已经存到闪存中，能够保证上电后***从最新的配置开始工作；

(3)提供***的多功能性，使得同一电路板上的集成电路(如FPGA)可以实现不同的功能，增加部署的灵活性,用户可以在***启动并运行时，动态的切换功能。

(4)***正常工作时的重新配置和***重新上电时的重新配置均不强制需要由外部提供重新配置信号，使***更可靠更智能；

(5)能由中小规模集成电路***实现只有大规模集成电路***才能给实现的多功能特性，减小设计成本，从而节省了用户购买芯片和***设计的经济成本。

本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本申请上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均因视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。

附图说明

图1是根据本申请第一实施方式的一种集成电路的重配置电路结构示意图

图2是根据本申请第二实施方式的一种集成电路的重配置方法流程示意图

图3是根据本申请第一实施方式的一个实施例结构示意图

图4是根据本申请第一实施方式的一个实施例中重配选择逻辑模块在x1模式下的接口时序图

其中，

101-用户逻辑模块 102-重配选择逻辑模块

103-多路配置码流配置寄存器模块 104-闪存读取控制逻辑模块

105-配置逻辑模块 106-上电时配置码流配置寄存器模块

107-多路选择器 108-上电检查模块

109-第一输入端 110-第二输入端

111-控制端 112-输出端

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。

部分概念的说明：

现场可编程门阵列：Field－Programmable Gate Array，简称FPGA。

循环冗余校验：Cyclic Redundancy Check,简称CRC。

串行外设接口：Serial Peripheral Interface，简称SPI。

Nor Flash：一种非易失闪存。

Flash：闪存。

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。

本申请的第一实施方式涉及一种集成电路的重配置电路，其结构如图1所示，该集成电路的重配置电路包括用户逻辑模块101、重配选择逻辑模块102、多路配置码流配置寄存器模块103、闪存读取控制逻辑模块104和配置逻辑模块105。

可选地，该集成电路的重配置电路还包括上电检查模块108、多路选择器107和上电时配置码流配置寄存器模块106。

可选地，该集成电路的重配置电路适用于至少包括可编程逻辑电路和专用集成电路的设计中。

当***进入用户模式后，如果用户逻辑模块101有重配需求，则通过译码启动重配选择逻辑模块102以输出重配置控制信号(包括时钟和控制命令等)，并将该译码后的信息输入到多路配置码流配置寄存器模块103以选择重配置码流的信息；然后选通多路选择器107的第一输入端109，然后由闪存读取控制逻辑模块104根据输入的重配置控制信号和重配置码流的信息以读取闪存中重配置码流，最后由配置逻辑模块105将所读取的重配置码流配置到该集成电路中，以保证在***正常工作中根据需要自动选择新的配置码流重新配置来实现新的功能；

***重新上电后，选通多路选择器107的第二输入端110，将从闪存的默认地址中读取最新的重配置控制信号和重配置码流的信息并装载到上电时配置码流配置寄存器模块106中，然后由闪存读取控制逻辑模块104根据输入的该重配置控制信号和该重配置码流的信息以读取闪存中重配置码流，最后由配置逻辑模块105将所读取的重配置码流配置到该集成电路中，以能够保证上电从最新的配置开始。

具体的：

(1)户逻辑模块101，用于根据重配置需求输出重配置信号。

可选地，用户逻辑模块101中预先存储一张功能列表，当从该功能列表中选中某一功能选项后通过译码启动重配选择逻辑模块102以产生该重配置控制信号，并将该译码后的信息输入到多路配置码流配置寄存器模块103中选择该重配置码流的信息。在一个实施例中，户逻辑模块101用于实现用户所需要的功能(即用户逻辑)。

可选地，户逻辑模块101用于实现用户的工作逻辑，该用户的工作逻辑指用户正在使用的FPGA功能。

可选地，该功能列表在***上电时无需外部触发信号的情况下从闪存读取。

(2)重配选择逻辑模块102，与用户逻辑模块101耦合，用于根据从用户逻辑模块101输入的重配置信号输出重配置控制信号，该重配置控制信号包括时钟和控制命令。

可选地，重配选择逻辑模块102是一个可配置的控制电路，重配选择逻辑模块102根据从用户逻辑模块101输入的重配置信号以选择并输出重配置控制信号。在一个实施例中，重配选择逻辑模块102的功能是通过查表的方式实现的，具体的，重配选择逻辑模块102预先定义了多种重配置控制信号的配置表，重配选择逻辑模块102根据从户逻辑模块101输入的重配置信号从该配置表中选择并输出所需的重配置控制信号。

可选地，该重配置控制信号进一步包括时钟频率、时钟边沿、读写闪存的位宽等。

本申请的重配选择逻辑模块可以但不限于产生x1、x2和x4位宽的flash读写控制信号。

图3是根据本申请第一实施方式的一个实施例结构示意图；图3为flash接口产生SPI x1的读写控制信号。

图4是根据本申请第一实施方式的一个实施例中重配选择逻辑模块在x1模式下的接口时序图。

(3)多路配置码流配置寄存器模块103，与重配选择逻辑模块102耦合，用于根据从用户逻辑模块101输入的重配置信号输出重配置码流的信息。

可选地，多路配置码流配置寄存器模块103记录闪存中不同的重配置码流的信息，这些不同的重配置码流的信息在***启动后将从闪存上自动读取。

可选地，多路配置码流配置寄存器模块103可以通过解码从用户逻辑模块101的输入并选择出新的重配置码流的信息，以实现在无外部触发的情况下重新加载。

可选地，多路配置码流配置寄存器模块103进一步包括控制寄存器模块，该控制寄存器模块用于存储从重配选择逻辑模块102输入的控制信号。

多路配置码流配置寄存器模块103还可以根据需要更改上电时配置码流配置寄存器模块106中重配置控制信号和重配置码流的信息；可选地，如果多路配置码流配置寄存器模块103产生新的重配置码流的信息和输入新的重配置控制信号，则将该新的重配置码流的信息和新的重配置控制信号存储到上电时配置码流配置寄存器模块106。

该重配置码流的信息的种类有多种，可选地，该重配置码流的信息包括记录闪存中该重配置码流的位置及大小信息；可选地，该重配置码流的信息还包括数据完整性循环冗余检查(CRC)信息。

(4)闪存读取控制逻辑模块104，与多路配置码流配置寄存器模块103耦合，用于根据该重配置控制信号和该重配置码流的信息从闪存中读取重配置数据。

可选地，闪存读取控制逻辑模块104根据不同的命令实现闪存中数据的读写，该命令包括重配置控制信号和重配置码流的信息。

该闪存的种类是多种多样的，可选地，该闪存可以是串行非易失性闪存；该闪存可以是并行非易失性闪存。

(5)配置逻辑模块105，分别与闪存读取控制逻辑模块104和用户逻辑模块101耦合，用于将闪存读取控制逻辑模块104读取的重配置数据配置到集成电路中，以实现该集成电路的重配置。

可选地，配置逻辑模块105将闪存读取控制逻辑模块104读取的重配置数据配置到集成电路中的过程中，该集成电路通过数据完整性算法动态的计算循环冗余检查值并将其与从多路配置码流配置寄存器模块103或上电时配置码流配置寄存器模块106存储的循环冗余检查值进行比较，以判断配置过程中是否有错误数据读入。

(6)上电时配置码流配置寄存器模块106，分别与多路配置码流配置寄存器模块103和闪存读取控制逻辑模块104耦合，用于在***重新上电时从闪存的默认地址读取重配置控制信号和重配置码流的信息，并装载到上电时配置码流配置寄存器模块106。

可选地，上电时配置码流配置寄存器模块106进一步包括启动地址寄存器和控制寄存器，该启动地址寄存器用于存储重配置码流的信息，该控制寄存器用于存储重配置控制信号。

可选地，上电时配置码流配置寄存器模块106将从多路配置码流配置寄存器模块103输入的重配置控制信号和重配置码流的信息存入到闪存的默认地址中，当该集成电路重新上电后，从该闪存中重新读入该码流的信息和根据该码流信息控制该集成电路从最新的配置开始工作。

(7)多路选择器107，包含第一输入端109、第二输入端110、控制端111和输出端112；其中控制端111与重配选择逻辑耦合，第一输入端109与多路配置码流配置寄存器模块103耦合，第二输入端110与上电时配置码流配置寄存器模块106耦合，输出端112与闪存读取控制逻辑模块104耦合，多路选择器107用于决定该重配置控制信号和该重配置码流的信息是由该上电时配置码流配置寄存器模块输出还是由所述多路配置码流配置寄存器模块输出。

(8)上电检查模块108，与上电时配置码流配置寄存器模块106耦合，用于通过检查电源电压是否正常以决定是否启动整个***。

本申请涉及的“***”是同时包含“闪存”和“集成电路(包含第一实施方式的重配置电路)”的电路***。

本申请的第二实施方式涉及一种集成电路的重配置方法，其流程如图2所示，该方法包括以下步骤：

开始，执行步骤201：***进入用户模式后，根据用户逻辑模块的重配置需求输出重配置信号。

可选地，用户逻辑模块中预先存储一张功能列表，当从该功能列表中选中某一功能选项后通过译码启动重配选择逻辑模块以产生该重配置控制信号，并将该译码后的信息输入到多路配置码流配置寄存器模块中选择该重配置码流的信息，其中，该功能列表在集成电路上电时无需外部触发信号的情况下从该闪存读取。

之后，执行步骤202：根据步骤201中的重配置信号输出重配置控制信号，该重配置控制信号包括时钟和控制命令。

可选地，该重配置控制信号进一步包括时钟频率、时钟边沿、读写闪存的位宽等；本申请的重配选择逻辑模块可以但不限于产生x1、x2和x4位宽的闪存读写控制信号。

之后，执行步骤203：根据步骤201中的重配置信号输出重配置码流的信息。

该重配置码流的信息的种类有多种，可选地，该重配置码流的信息包括记录闪存中该重配置码流的位置及大小信息；可选地，该重配置码流的信息还包括数据完整性循环冗余检查(CRC)信息。

可选地，该重配置码流的信息是通过解码用户逻辑的输入来得到的。

可选地，步骤203之后，还包括步骤206：将步骤202中的重配置控制信号和步骤203选择的重配置码流的信息存入到闪存的默认地址中。

之后，执行步骤204：根据步骤202中所选择的重配置控制信号和步骤203中所选择的重配置码流的信息从闪存中读取重配置数据。

可选地，该闪存读取控制逻辑模块根据不同的命令实现闪存中数据的读写，该不同的命令进一步包括不同的重配置控制信号和重配置码流的信息。

该闪存的种类是多种多样的，可选地，该闪存可以是串行非易失性闪存；该闪存可以是并行非易失性闪存。

最后，执行步骤205：将步骤204中所读取的重配置数据配置到该集成电路中以实现该集成电路的重配置。

可选地，在执行步骤205时，该集成电路通过数据完整性算法动态的计算循环冗余检查值并与步骤203中的数据完整性循环冗余检查值进行比较，以判断配置过程中是否有错误数据读入。

可选地，该方法还包括：步骤207、步骤208；其中，步骤207：确认***为重新上电；步骤208：从该闪存的默认地址中重新读入重配置控制信号和重配置码流的信息；之后执行步骤204和步骤205。

需要说明的是，该步骤207、步骤208适用于***重新上电的情况。

可选地，该集成电路的重配置方法适用于至少包括可编程逻辑电路和专用集成电路的设计中。

本实施方式是与第一实施方式相对应的方法实施方式，第一实施方式中的技术细节可以应用于本实施方式，本实施方式中的技术细节也可以应用于第一实施方式。

相应地，本申请实施方式还提供一种计算机可读存储介质，其中存储有计算机可执行指令，该计算机可执行指令被处理器执行时实现本申请的各方法实施方式。计算机可读存储介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括但不限于，相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读存储介质不包括暂存电脑可读媒体(transitory media)，如调制的数据信号和载波。

需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。

在本申请提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。

Claims (10)

1.一种集成电路的重配置电路，其特征在于，包括：

用户逻辑模块，用于根据重配置需求输出重配置信号；

重配选择逻辑模块，与所述用户逻辑模块耦合，用于根据所述重配置信号输出重配置控制信号，所述重配置控制信号包括时钟和控制命令；

多路配置码流配置寄存器模块，与所述重配选择逻辑模块耦合，用于根据所述重配置信号输出重配置码流的信息；

闪存读取控制逻辑模块，与所述多路配置码流配置寄存器模块耦合，用于根据所述重配置控制信号和所述重配置码流的信息从闪存中读取重配置数据；

配置逻辑模块，分别与所述闪存读取控制逻辑模块和所述用户逻辑模块耦合，用于将所述重配置数据配置到所述集成电路中，以实现该集成电路的重配置。

2.根据权利要求1所述的重配置电路，其特征在于，还包括：

上电时配置码流配置寄存器模块，分别与所述多路配置码流配置寄存器模块和所述闪存读取控制逻辑模块耦合，用于在***重新上电时从闪存的默认地址加载重配置控制信号和重配置码流的信息；

包含第一输入端、第二输入端、控制端和输出端的多路选择器，所述第一输入端与所述多路配置码流配置寄存器模块耦合，所述第二输入端与所述上电配置码流配置寄存器模块耦合，所述控制端与所述重配选择逻辑模块耦合，所述输出端与所述闪存读取控制逻辑模块耦合；

上电检查模块，与所述上电时配置码流配置寄存器模块耦合，用于检查电源电压是否正常以决定是否启动该集成电路。

3.根据权利要求1所述的重配置电路，其特征在于，所述用户逻辑模块中预先存储一张功能列表，当从所述功能列表中选中某一功能选项后通过译码启动所述重配选择逻辑模块以产生所述重配置控制信号，并将所述译码后的信息输入到所述多路配置码流配置寄存器模块中以选择所述重配置码流的信息，其中，所述功能列表在集成电路上电后无需外部触发信号的情况下从所述闪存读取。

4.根据权利要求2所述的重配置电路，其特征在于，所述重配置码流的信息包括记录所述闪存中所述重配置码流的位置及大小信息和数据完整性循环冗余检查的信息；

所述配置逻辑模块将所述重配置数据配置到所述集成电路中的过程中，所述集成电路通过数据完整性算法动态的计算循环冗余检查值并与从所述多路配置码流配置寄存器模块或所述上电时配置码流配置寄存器模块存储的循环冗余检查值进行比较，以判断配置过程中是否有错误数据读入。

5.根据权利要求2所述的重配置电路，其特征在于，所述闪存包括串行非易失性闪存。

6.根据权利要求1所述的重配置电路，其特征在于，所述控制信号进一步包括时钟频率的选择、时钟沿选择和读写所述闪存的命令。

7.根据权利要求1-6任意一项所述的重配置电路，其特征在于，所述重配置电路适用于至少包括可编程逻辑电路和专用集成电路的设计中。

8.一种集成电路的重配置方法，其特征在于，包括：

***进入用户模式后，根据用户逻辑模块的重配置需求输出重配置信号；

根据所述重配置信号输出重配置控制信号，其中所述重配置控制信号包括时钟和控制命令；

根据所述重配置信号输出重配置码流的信息；

根据所述重配置控制信号和所述重配置码流的信息从闪存中读取重配置数据；

将所述重配置数据配置到所述集成电路中以实现该集成电路的重配置。

9.根据权利要求8所述的方法，其特征在于，所述重配置码流的信息包括记录闪存中重配置码流的位置及大小信息；

根据所述重配置信号选择重配置码流的信息之后，还包括：将所述重配置控制信号和所述重配置码流的信息存入到所述闪存的默认地址中，如果该集成电路重新上电，则从所述闪存的默认地址中重新读取所述重配置控制信号和所述重配置码流的信息并根据该重配置控制信号和该重配置码流的信息控制该集成电路从最新的配置开始工作。

10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质中存储有计算机可执行指令，所述计算机可执行指令被处理器执行时实现如权利要求8至9中任意一项所述的方法中的步骤。