CN109738830A - 一种射频前端芯片中的电源检测电路 - Google Patents

Abstract

本申请公开了一种射频前端芯片中的电源检测电路，所述射频前端芯片中还具有MIPI控制模块。所述电源检测电路包括延迟电路和比较器。所述延迟电路用来在所述射频前端芯片的上电过程中产生滞后于所述射频前端芯片的电源电压的跟随电压。所述比较器将所述跟随电压与比较阈值电压进行比较并向所述MIPI控制模块发出重置信号。与现有的射频前端芯片中的电源检测电路相比，本申请省略了基准电压电路，减小了电源检测电路占用的芯片面积，降低了芯片制造成本。此外，延迟电路中的全部器件均为CMOS工艺实现，占用芯片面积小；比较器采用不对称反相器实现，减少乃至避免静态工作电流，从而减少能耗。

Description

一种射频前端芯片中的电源检测电路

技术领域

本申请涉及一种采用MIPI RFFE协议控制的射频前端芯片，特别是涉及所述射频前端芯片中的电源检测电路。所述电源检测电路用来在MIPI控制模块上电时对其发出重置信号。

背景技术

射频前端(RF front end)是指在天线与至少一个混频级之间集成的所有电路器件。典型的射频前端模块通常包括：天线调谐器(Antenna Tuner)、天线开关(AntennaSwitch)、用于频分多路(FDM)***的双工器(diplexer)、用于时分多路***的收发开关(T/R Switch)、各种滤波器、用于处理接收信号的低噪声放大器(LNA，low-noice amplifier)和下变频混频器、用于处理发射信号的上变频混频器和功率放大器、本地振荡器(LO，localoscillator)等。出于性能和成本因素，射频前端模块中的各器件往往采用不同工艺制造，因此射频前端模块通常是由基板材料和/或制造工艺相区别的多个射频前端芯片组成。

传统地，射频前端模块的各芯片之间通过GPIO(General-purpose input/output，通用输入/输出)引脚进行通信。随着移动通讯技术从2G到3G、4G、5G的发展，移动终端需要支持的信道带宽不断变大。移动终端还要支持多模多频、载波聚合(CA，CarrierAggregation)、多输入多输出(MIMO，multiple-input and multiple-output)等新技术，这就使得移动终端中的射频前端模块包含的器件数量快速上升。这些器件需要相应数量的GPIO引脚，占用的芯片面积也随之增加，GPIO引脚与芯片上的各器件之间还需要金属线相连接，这与各芯片有限的封装打线空间之间产生了尖锐的矛盾。

较新地，射频前端模块的各芯片之间采用MIPI RFFE(RF Front-End Interface，射频前端接口)协议进行通信。MIPI RFFE协议在物理上只需要三根金属线——供电电源线、时钟信号线和数据信号线与芯片之间进行连接，这在很大程度释放了芯片的引脚占用面积与封装打线空间。例如，射频前端模块中包含八个天线开关，如使用GPIO引脚则至少须设计八个GPIO接口，每个GPIO接口还需要三条走线连接每个天线开关；如使用MIPI RFFE协议则只需一个MIPI RFFE接口，且仅需三条走线。因此，MIPI RFFE协议与GPIO引脚相比可以减少接口和引脚数量，也相应减少了芯片封装打线数量。

请参阅图1，这是一种现有的采用MIPI RFFE协议控制的射频前端芯片，包括功能模块1、MIPI控制模块2和电源检测电路3。

所述功能模块1是射频前端模块中的一个或多个器件，例如是天线调谐器、天线开关、双工器、收发开关、滤波器、低噪声放大器、下变频混频器、上变频混频器、功率放大器、本地振荡器中的一种或多种的组合。由于射频前端模块包括多个电路器件，通常是将具有相同基板材料与制造工艺的一个或多个器件制造在同一个射频前端芯片上。

所述MIPI控制模块2用来根据MIPI RFFE协议对该射频前端芯片进行通信控制。MIPI控制模块2连接三根金属线，分别是供电电源线VIO、时钟信号线SCLK和数据信号线SDATA。MIPI控制模块2相应地包含三个寄存器(未图示)，每根金属线对应一个寄存器，MIPI控制模块2通过读取每个寄存器的值来实现对整个射频前端芯片的通信控制。每个寄存器都有初始默认值，只要MIPI控制模块2启动重置(reset)功能，每个寄存器的值均重置为初始默认值。重置的好处是，MIPI控制模块2只需要修改与初始默认值不同的寄存器值来表示相应金属线对应的工作状态，未修改的寄存器值为初始默认值，这样就能节省MIPI控制模块2占用的总线资源。

所述电源检测电路3用来在MIPI控制模块2所连接的供电电源线VIO上电过程中向MIPI控制模块2发出重置信号。之所以将MIPI控制模块2的重置与上电设计为同时完成，是为了节省MIPI通信所占用的总线资源，用最少的帧数完成对被控的射频前端芯片的工作状态的切换。一旦MIPI控制模块2执行重置后，就可以接收经由时钟信号线SCLK和数据信号线SDATA传送的MIPI控制信号并进行有效可靠地执行。

请参阅图2，这是图1中电源检测电路的一种现有实现方式。所述电源检测电路3包括基准电压电路31、延迟电路32和比较器33，其在供电电源线VIO上电过程中发出重置信号的电路原理如下。在供电电源线VIO上电过程中，基准电压电路31首先建立一个用于比较的基准电压Vref，基准电压Vref与供电电源线VIO的电源电压VIO在数值上与时间上均保持一致。同时延迟电路32产生滞后于电源电压VIO的跟随电压Vdelay。基准电压Vref和跟随电压Vdelay作为比较器33的两个输入。在滞后延迟的这段时间里，跟随电压Vdelay低于基准电压Vref，比较器33输出的重置信号reset为低电平，例如表示重置信号有效，MIPI控制模块2将执行重置。当延迟过后，跟随电压Vdelay最终等于基准电压Vref，比较器33输出的重置信号reset变为高电平，例如表示重置信号无效，MIPI控制模块2等待MIPI控制信号并执行。

现有的电源检测电路3在实现时，延迟电路32通常采用电阻加电容的RC延时电路，这会耗费较多的芯片面积；用于电压判断的比较器33通常采用运算放大器实现，这增加了整个电路复杂度，并且在MIPI控制模块2执行重置后对MIPI控制信号正常执行过程中比较器33仍然需要耗费不必要的电流(即静态工作电流)从而增加了能耗。

发明内容

本申请所要解决的技术问题是提供一种射频前端芯片中的电源检测电路，与现有的电源检测电路实现同样功能。在射频平台发送MIPI控制信号到被控制芯片的MIPI控制模块之前，需要由电源检测电路通过检测被控制芯片的MIPI控制模块供电电源，在其供电电源上电过程中发出重置信号重置MIPI控制模块，使重置后MIPI控制模块中寄存器值为初始默认值，保证后续发送的MIPI控制信号能得到有效可靠执行，特别是在射频平台发送命令的帧数有限的情况下。

为解决上述技术问题，本申请提供了一种射频前端芯片中的电源检测电路，所述射频前端芯片中还具有MIPI控制模块。所述电源检测电路包括延迟电路和比较器。所述延迟电路用来在所述射频前端芯片的上电过程中产生滞后于所述射频前端芯片的电源电压的跟随电压。所述比较器将所述跟随电压与比较阈值电压进行比较并向所述MIPI控制模块发出重置信号。与现有的射频前端芯片中的电源检测电路相比，本申请省略了基准电压电路，减小了电源检测电路占用的芯片面积，降低了芯片制造成本。

优选地，所述延迟电路进一步包括电流产生单元、电容和电荷泄放单元。所述电流产生单元用来在所述射频前端芯片的上电过程中产生与所述射频前端芯片的电源电压的大小正相关的中间电流。所述电容用来根据所述中间电流进行充电，从而提供一个滞后于所述射频前端芯片的电源电压的跟随电压。所述电荷泄放单元用来在所述射频前端芯片的下电过程中泄放掉所述电容中的电荷。本申请将延迟电路中的各器件均改由CMOS器件实现，减小了延迟电路占用的芯片面积。

优选地，所述电流产生单元仅在所述射频前端芯片的电源电压大于第一阈值时，才产生与所述射频前端芯片的电源电压的大小正相关的中间电流。这样当射频前端芯片处于频繁上电、下电的状况时，仅在射频前端芯片的上电稳定后才为电容充电，从而提高了芯片的鲁棒性。

优选地，所述电流产生单元由四个以上的PMOS管构成；除PMOS管四以外的所有PMOS管依次级联在电源电压与地之间构成支路一；PMOS管四与电容依次级联在电源电压与地之间构成支路二；PMOS管四的栅极连接到支路一的任意两个PMOS管之间。或者，所述电流产生单元由四个以上的NMOS管构成；除NMOS管四以外的所有NMOS管依次级联在电源电压与地之间构成支路一；电容与NMOS管四依次级联在电源电压与地之间构成支路二；NMOS管四的栅极连接到支路一的任意两个NMOS管之间。通过调整支路一级联的MOS晶体管数量和/或调整支路二上的充电开关管的栅极连接到支路一的位置，可用来调节使延迟电路开始充电的第一阈值，从而提高射频前端芯片在极端情况下的鲁棒性。

优选地，所述电流产生单元由两个以上的电阻和一个PMOS管构成；所有电阻依次级联在电源电压VIO与地之间构成支路一；PMOS管四与电容依次级联在电源电压与地之间；PMOS管四的栅极连接到支路一的任意两个电阻之间。或者，所述电流产生单元由两个以上的电阻和一个NMOS管构成；所有电阻依次级联在电源电压VIO与地之间构成支路一；电容与NMOS管四依次级联在电源电压与地之间；NMOS管四的栅极连接到支路一的任意两个电阻之间。通过调整支路一级联的两个或更多电阻的阻值和/或调整支路二上的充电开关管的栅极连接到支路一的位置，可用来调节使延迟电路开始充电的第一阈值，从而提高射频前端芯片在极端情况下的鲁棒性。

优选地，所述电容为NMOS管电容；这是将NMOS管的栅极作为电容的极板一，将NMOS管的源极、漏极和衬底相连作为电容的极板二。本申请将延迟电路中的各器件均改由CMOS器件实现，减小了延迟电路占用的芯片面积。

优选地，所述比较器为不对称反相器。所述不对称反相器由一个PMOS管、一个NMOS管和一个电阻级联构成。所述电阻或者级联在电源电压与所述PMOS管之间，或者级联在所述NMOS管与地之间。所述PMOS管与NMOS管的栅极相连并用来接收比较器的一个输入，即所述跟随电压。所述PMOS管的沟道宽长比、所述NMOS管的沟道宽长比、所述电阻的阻值共同决定了所述比较器的另一个输入，即所述比较阈值电压。与现有的射频前端芯片中的电源检测电路相比，比较器改由不对称反相器实现，不仅减少了比较器占用的芯片面积，还可减少乃至避免消耗静态工作电流从而减少能耗。

优选地，一个NMOS管的栅极和源极或漏极中的一个连接电源电压，源极或漏极中的另一个连接所述不对称反相器的输入端，该NMOS管单独构成电荷泄放单元，该NMOS管的沟道寄生PN结在所述射频前端芯片的下电过程中用来泄放掉所述电容中的电荷。由于本申请采用电容充电来形成延迟电路的主要组成部分，因此必须考虑到电容放电问题，电荷泄放单元就是为了电容放电而设计的。

优选地，不对称反相器的比较阈值电压等效于所述射频前端芯片的电源电压。通过调节不对称反相器中的器件参数，例如电阻值，MOS晶体管的沟道宽长比等，可以将不对称反相器的比较阈值电压调节为任意值，以满足各种需求。

优选地，当所述电阻级联在电源电压与所述PMOS管之间，所述电阻与所述PMOS管构成共源反馈PMOS管。当所述电阻级联在所述NMOS管与地之间，所述NMOS管与所述电阻构成共源反馈NMOS管。这是不对称反相器的两种不同的实现电路，可在不同电路下适用。

进一步地，所述不对称反相器的输出端还级联一个反相器，该反相器由PMOS管与NMOS管级联在电源电压与地之间构成。新增的反相器可对不对称反相器输出的重置信号起到整形作用。

进一步地，所述支路一中的PMOS管或NMOS管、所述支路二中的PMOS管或NMOS管、所述不对称反相器中的PMOS管中的部分或全部为倒比管，即沟道宽长比小于1的晶体管。倒比管首先可等效为电阻，相较传统电阻可节省面积；其次可用来构成RC延时电路或调节不对称反相器的比较阈值电压。

本申请取得的技术效果是：(1)省略了基准电压电路，减小了芯片面积，降低了制造成本。(2)延迟电路中的全部器件均为CMOS工艺实现，占用芯片面积小。(3)比较器采用不对称反相器实现，不仅电路结构简单，而且能够减少乃至避免静态工作电流，从而减少能耗。

附图说明

图1是一种现有的采用MIPI RFFE协议控制的射频前端芯片的方框示意图。

图2是图1中的电源检测电路的一种现有实现方式的方框示意图。

图3是图1中的电源检测电路的本申请实现方式的方框示意图一。

图4是图1中的电源检测电路的本申请实现方式的方框示意图二。

图5是本申请提供的电源检测电路的实施例一的电路结构示意图。

图6是本申请的实施例一的重置信号reset与电源电压VIO的变化关系示意图。

图7是本申请的实施例一的重置信号reset与电源电压VIO时间动态变化关系示意图。

图8是本申请提供的电源检测电路的实施例二的电路结构示意图。

图9是本申请提供的电源检测电路的实施例三的电路结构示意图。

图中附图标记说明：1为功能模块；2为MIPI控制模块；3为电源检测电路；31为基准电压电路；32为延迟电路；321为电流产生单元；322为电容；323为电荷泄放单元；33为比较器；VIO为供电电源线或者电源电压；SCLK为时钟信号线；SDATA为数据信号线；reset为重置信号；Vref为基准电压；Vdelay为跟随电压；I1为中间电流；P为PMOS晶体管；NC为NMOS晶体管电容；N为NMOS晶体管；R为电阻器；C为电容器。

具体实施方式

请参阅图3，这是本申请提供的一种射频前端芯片中的电源检测电路。所述电源检测电路3包括延迟电路32和比较器33，其在供电电源线VIO上电过程中发出重置信号reset的工作原理如下。在供电电源线VIO上电过程中，延迟电路32产生滞后于供电电源线VIO上的电源电压VIO的跟随电压Vdelay。电源电压VIO和跟随电压Vdelay作为比较器33的两个输入。在滞后延迟的这段时间里，跟随电压Vdelay低于电源电压VIO，比较器33输出的重置信号reset为表示有效的低电平，MIPI控制模块2将执行重置。当延迟过后，跟随电压Vdelay最终等于电源电压VIO，比较器33输出的重置信号reset变为表示无效的高电平，MIPI控制模块2等待MIPI控制信号并执行。

请参阅图4，这是本申请提供的另一种射频前端芯片中的电源检测电路。与图3相比，延迟电路32进一步包括电流产生单元321、电容322和电荷泄放单元323。所述电流产生单元321用来根据电源电压VIO产生一个与电源电压VIO的大小正相关的中间电流I1。所述电容322用来根据该中间电流I1进行充电，从而提供一个滞后于电源电压VIO的跟随电压Vdelay。所述电荷泄放单元323用来在电源电压VIO降为零时(即在供电电源线VIO下电过程中)将电容322中的电荷泄放掉。图4其余部分的电路结构与工作原理均与图3相同。

请参阅图5，这是本申请提供的电源检测电路的实施例一。PMOS管一P1、PMOS管二P2与PMOS管三P3依次级联在电源电压VIO与地之间构成支路一，PMOS管一P1、PMOS管二P2、PMOS管三P3的栅极均接地。PMOS管四P4与NMOS管电容NC1依次级联在电源电压VIO与地之间构成支路二。NMOS管电容NC1是将NMOS管的栅极作为电容的极板一例如连接PMOS管四P4，将NMOS管的源极、漏极和衬底相连作为电容的极板二例如接地。PMOS管四P4的栅极连接到支路一上PMOS管二P2与PMOS管三P3之间的节点A。当电源电压VIO大于两个PMOS管的阈值电压之和(即PMOS管一P1的阈值电压与PMOS管二P2的阈值电压之和，称为第一阈值)时，由PMOS管一P1、PMOS管二P2、PMOS管三P3、PMOS管四P4构成的电流产生单元321就产生与电源电压VIO大小相关的中间电流I1。该中间电流I1为NMOS管电容NC1充电，NMOS管电容NC1构成电容322，因此NMOS管电容NC1的栅极(即节点B)在供电电源线VIO上电过程中将产生与电源电压VIO大小相关且滞后的跟随电压Vdelay。PMOS管六P6、NMOS管二N2与电阻一R1依次级联在电源电压VIO与地之间构成支路三，NMOS管二N2的衬底还连接到NMOS管二N2与电阻一R1之间的节点C。PMOS管六P6、NMOS管二N2与电阻一R1构成了不对称反相器，相当于图3或图4中的比较器33。PMOS管六P6和NMOS管二N2的栅极(即不对称反相器的输入端)均连接到PMOS管四P4与NMOS管电容NC1之间的节点B。因此该不对称反相器以跟随电压Vdelay作为比较器33的一个输入。通过调整不对称反相器中的器件尺寸，能调节作为比较阈值的电压，即可调节比较器33的另一个输入。PMOS管五P5的源极和漏极中的一个接电源电压VIO，另一个接不对称反相器的输入端，PMOS管五P5的栅极也接电源电压VIO。PMOS管五P5的沟道寄生PN结提供了供电电源线VIO下电后NMOS管电容NC1的电荷泻放通路，因此PMOS管五P5单独构成了电荷泄放单元323，用来在供电电源线VIO下电后将NMOS管电容NC1中的充电电容电压泄放清零。PMOS管七P7与NMOS管三N3依次级联在电源电压VIO与地之间构成支路四，由PMOS管七P7、NMOS管三N3构成的反相器级联在不对称反相器的输出端之后，起到整形作用。

倒比管是指沟道宽长比小于1的晶体管。优选地，PMOS管一P1、PMOS管二P2均为倒比管，因而等效为大电阻，与传统电阻相比可以节省面积。优选地，PMOS管四P4为倒比管，等效为电阻，其与NMOS管电容NC1一起等效为RC延时电路。优选地，PMOS管六P6为倒比管，通过调节PMOS管六P6的尺寸可以调节不对称反相器的比较阈值电压。

与现有的射频前端芯片中的电源检测电路相比，本申请提供的射频前端芯片中的电源检测电路具有如下特点以及有益的技术效果。

其一，省略了基准电压电路，减小了电源检测电路占用的芯片面积，降低了芯片制造成本。

其二，延迟电路改由CMOS器件实现，例如采用CMOS电容的充电产生跟随电压Vdelay，减小了延迟电路占用的芯片面积。

如图5所示，只有电源电压VIO大于两个PMOS管的阈值电压之和(称为第一阈值)时，电流产生单元才会生成中间电流，CMOS电容才会开始充电。这样能保证提供给MIPI控制模块的电源电压VIO足够高，从而确保在给MIPI控制模块的重置信号为低电平时，MIPI控制模块中的寄存器能得到有效重置。因此相对于简单的RC延时电路，本申请的延迟电路还具有电源电压阈值比较功能，只有当电源电压VIO足够高(超过第一阈值)时才开始产生中间电流为CMOS电容充电，这也增加了整个射频前端芯片在特定情况下(例如频繁上下电时)仍能有效工作的鲁棒性。

通过增加支路一中级联的PMOS管数量，和/或同时调整支路二中的PMOS管四P4的栅极接入到支路一的位置，就可以用来调节使电流产生单元开始工作的第一阈值。

其三，比较器改由不对称反相器实现，不仅减少了比较器占用的芯片面积，还可减少乃至避免消耗静态工作电流从而减少能耗。

反相器可以充当比较器功能。用作比较器的常规反相器由一个PMOS管和一个NMOS管级联构成，两者的栅极相连接收比较器的一个输入。通过设定PMOS管和NMOS管的尺寸可以调节比较器的另一个输入，即比较阈值的电压，也即引起反相器输出翻转的输入电压。一般来说P型半导体的载流子迁移率(carrier mobility)是N型半导体的1/3到1/2。因此将PMOS管的沟道宽长比Wp/Lp与NMOS管的沟道宽长比Wn/Ln的比值设置为N型半导体的电子迁移率(electron mobility)与P型半导体的空穴迁移率(hole mobility)的比值，即将(Wp/Lp):(Wn/Ln)设为2:1或3:1或两者之间的任意数值，这样比较阈值电压大致为VIO/2，其中VIO为反相器的供电电压。在常规反相器的输入电压接近反相器的电源电压VIO或者接近地，即反相器输入为逻辑高电平或逻辑低电平时，反相器的工作电流接近于零。

本申请中用作比较器的不对称反相器由一个PMOS管、一个NMOS管和一个电阻级联构成。不对称反相器的不对称性主要体现在：首先，电源电压与PMOS管之间没有级联电阻，NMOS管和地之间级联了一个电阻。其次，PMOS管与NMOS管的尺寸不对称。采用不对称反相器的目的是调节比较阈值电压为反相器的电源电压VIO。图5中NMOS管二N2和电阻一R1构成了源极反馈的共源级NMOS管。当电阻一R1的取值R很大时(例如为1～2MΩ)，共源级NMOS管的等效输入跨导gmn等于1/R。PMOS管六P6的电流Ip为gmp*(VIO-Vg)，其中gmp表示PMOS管六P6的等效输入跨导，Vg为不对称反相器的输入端电压即节点B的电压。共源级NMOS管的电流In为gmn*Vg＝(1/R)*Vg，其中Vg为不对称反相器的输入端电压即节点B的电压。故引起不对称反相器输出翻转的输入电压(即比较阈值电压)由Ip＝In决定，即Vg＝[gmp/(gmp+1/R)]*VIO。由此可知，当电阻一R1的取值较大并且(Wp/Lp):(Wn/Ln)大于(优选为远大于)10:1时，不对称反相器的比较阈值电压接近于电源电压VIO而不再是VIO/2。因此通过调整不对称反相器中的器件尺寸，能使比较阈值电压等效于电源电压VIO，此时不对称反相器就是将输入端的跟随电压Vdelay和电源电压VIO进行比较的电压比较器。采用不对称反相器实现后，节省了比较器占用的芯片面积，避免了静态工作电流引起的能耗。

本申请提供的不对称反相器作为的比较器配合前级主要由CMOS电容构成的延迟电路，就可以在CMOS电容从0V充电到电源电压VIO的时间内提供重置信号reset的有效置低。

请参阅图6，这是上述实施例一中重置信号reset与电源电压VIO的电压变化关系示意图。横轴表示电源电压VIO，纵轴表示重置信号reset，实线表示上电过程即重置信号reset随电源电压VIO从0往高变化的关系，虚线表示下电过程即重置信号reset随电源电压VIO从高往0变化的关系。在供电电源线VIO上电过程中，M0点对应的电源电压VIO为零，M1点和M2点对应的电源电压VIO为PMOS管六P6的阈值电压，M3点和M4点和M5点对应的电源电压VIO为额定值。重置信号reset可分为如下几个阶段。第一阶段是M0点到M1点之间即电源电压VIO从零上升至小于PMOS管六P6的阈值电压，第一阶段的重置信号reset的电压等于电源电压VIO。第二阶段是M1点到M2点之间即电源电压VIO继续上升至大于PMOS管六P6的阈值电压但小于PMOS管三P3和PMOS管四的阈值电压之和，不对称比较器判定第二阶段的重置信号reset为下降至低电平，重置信号reset开始有效状态。第三阶段是M2点到M3点之间即电源电压VIO继续上升到大于PMOS管三P3和PMOS管四的阈值电压之和直至达到电源电压额定值(一般为1.6-2V)，第三阶段的节点B电压开始升高，重置信号reset为维持低电平。第四阶段是M3点到M4点之间即电源电压VIO保持额定值同时经过充电延迟，第四阶段的节点B电压升高到接近于电源电压VIO额定值，不对称比较器判定重置信号reset为上升至高电平，重置信号reset结束有效状态。第五阶段是M4点到M5点之间即电源电压VIO保持额定值，第五阶段的重置信号reset的电压等于电源电压VIO。在供电电源线VIO下电过程中即M5点到M0点，供电电源VIO由额定值值回到零，节点B电压为电源电压VIO加上PMOS管五P5的寄生二极管导通值，不对称比较器判定重置信号reset为高电平且重置信号reset的电压均等于电源电压VIO。

请参阅图7，这是上述实施例一中重置信号reset与电源电压VIO随时间的动态变化关系示意图。下方的折线表示电源电压VIO，上方的折线表示重置信号reset。供电电源线VIO的上电建立时间即M0点到M4点之间一般在400微秒以内，上电过程中重置信号reset能够置为表示有效的低电平，用来使MIPI控制模块执行重置过程。在电源电压VIO完全建立后，重置信号reset又能尽快翻转变为表示无效的高电平，用来使MIPI控制模块接收并执行MIPI控制信号。

请参阅图8，这是本申请提供的电源检测电路的实施例二。实施例二与实施例一的主要区别在于电流产生单元321。实施例一中，PMOS管一P1、PMOS管二P2、PMOS管三P3、PMOS管四P4构成了电流产生单元321。实施例二中，取消了PMOS管一301、PMOS管二302与PMOS管三303的级联支路一，新增了电阻二R2与电阻三R3依次级联在电源电压VIO与地之间作为新的支路一。PMOS管四P4的栅极连接到电阻二R2与电阻三R3之间的节点A'。电阻二R2、电阻三R3、PMOS管四P4构成了电流产生单元321。

优选地，当电阻二R2、电阻三R3的阻值相等时，NMOS管电容NC1开始充电的电源电压VIO的阈值为2倍的PMOS管阈值电压，即只有当电源电压VIO升高至2倍的PMOS管阈值电压时NMOS管电容NC1才开始充电。这与实施例一的第二个特点提及的电源电压VIO的电压阈值比较功能保持一致。

优选地，当电阻二R2的阻值为两倍的电阻三R3的阻值时，NMOS管电容NC1开始充电的电源电压VIO的阈值为1.5倍的PMOS管阈值电压，即只有当电源电压VIO升高至1.5倍的PMOS管阈值电压时NMOS管电容NC1才开始充电。

优选地，当电阻二R2的阻值为1/2倍的电阻三R3的阻值时，NMOS管电容NC1开始充电的电源电压VIO的阈值为3倍的PMOS管阈值电压，即只有当电源电压VIO升高至3倍的PMOS管阈值电压时NMOS管电容NC1才开始充电。

由此可见，通过调整电阻二R2、电阻三R3的阻值，可以调节使电流产生单元开始工作的第一阈值，即使CMOS电容开始充电的第一阈值。通过增加新的支路一中级联的电阻数量，和/或同时调整支路二中的PMOS管四P4的栅极接入到新的支路一的位置，就可以用来调节使电流产生单元开始工作的第一阈值。

请参阅图9，这是本申请提供的电源检测电路的实施例三。实施例三与实施例二的主要区别在于以下几点。第一，电流产生单元321中的PMOS管改由NMOS管实现。实施例三取消了PMOS管四P4与NMOS管电容NC1的级联支路二，新增了电容二C2与NMOS管四N4依次级联在电源电压VIO与地之间作为新的支路二。电容二C2例如可由CMOS电容实现。NMOS管四N4的栅极连接到电阻二R2与电阻三R3之间的节点A'。NMOS管四N4的衬底还接地。这表明实施例二的电流产生单元321中由PMOS管四P4作为充电开关管，实施例三的电流产生单元321中改为了NMOS管四N4作为充电开关管。第二，电容322与电流产生单元321的接法发生了变化。实施例二中电容322接在不对称反相器的输入端与地之间，实施例三中电容322接在电源电压VIO与不对称反相器的输入端之间，这是为了适应电流产生单元321中的PMOS管改由NMOS管实现。第三，不对称反相器的不对称性发生了变化。实施例二中，不对称性的一个体现是电源电压与PMOS管之间没有级联电阻，NMOS管和地之间级联了一个电阻。实施例三中，不对称性的这一个体现改为了电源电压与PMOS管之间级联了一个电阻，NMOS管和地之间没有级联电阻。即不对称反相器改由依次级联在电源电压VIO与地之间的电阻四R4、PMOS管六P6、NMOS管二N2构成。PMOS管六P6与NMOS管二N2的栅极(即该不对称反相器的输入端)均连接到电容二C与NMOS管四N4之间的节点B'。这表明实施例二中的不对称反相器是在传统反相器的NMOS管与地之间新增电阻构成共源反馈NMOS管，实施例三中的不对称反相器是在传统反相器的电源电压与PMOS管之间新增电阻构成共源反馈PMOS管。

综合实施例一和实施例三，如将实施例三中的电阻二R2与电阻三R3的级联支路取消，改为类似于实施例一中的PMOS管一301、PMOS管二302与PMOS管三303那样的三个或更多NMOS管的级联支路，同时将NMOS管四N4的栅极连接到第二个NMOS管与第三个NMOS管之间的节点A，则可作为实施例一的又一种变形结构。此时，通过调整支路一中级联的NMOS管数量，和/或同时调整支路二中的NMOS管四N4的栅极接入到支路一的位置，就可以用来调节使电流产生单元开始工作的第一阈值。

以上仅为本申请的优选实施例，并不用于限定本申请。对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (12)

1.一种射频前端芯片中的电源检测电路，所述射频前端芯片中还具有MIPI控制模块；其特征是，所述电源检测电路包括延迟电路和比较器；所述延迟电路用来在所述射频前端芯片的上电过程中产生滞后于所述射频前端芯片的电源电压的跟随电压；所述比较器将所述跟随电压与比较阈值电压进行比较并向所述MIPI控制模块发出重置信号。

2.根据权利要求1所述的射频前端芯片中的电源检测电路，其特征是，所述延迟电路进一步包括电流产生单元、电容和电荷泄放单元；所述电流产生单元用来在所述射频前端芯片的上电过程中产生与所述射频前端芯片的电源电压的大小正相关的中间电流；所述电容用来根据所述中间电流进行充电，从而提供一个滞后于所述射频前端芯片的电源电压的跟随电压；所述电荷泄放单元用来在所述射频前端芯片的下电过程中泄放掉所述电容中的电荷。

3.根据权利要求2所述的射频前端芯片中的电源检测电路，其特征是，所述电流产生单元仅在所述射频前端芯片的电源电压大于第一阈值时，才产生与所述射频前端芯片的电源电压的大小正相关的中间电流。

4.根据权利要求3所述的射频前端芯片中的电源检测电路，其特征是，所述电流产生单元由四个以上的PMOS管构成；除PMOS管四以外的所有的PMOS管依次级联在电源电压与地之间构成支路一；PMOS管四与电容依次级联在电源电压与地之间构成支路二；PMOS管四的栅极连接到支路一的任意两个PMOS管之间；

或者，所述电流产生单元由四个以上的NMOS管构成；除NMOS管四以外的所有依次级联在电源电压与地之间构成支路一；电容与NMOS管四依次级联在电源电压与地之间构成支路二；NMOS管四的栅极连接到支路一的任意两个NMOS管之间。

5.根据权利要求3所述的射频前端芯片中的电源检测电路，其特征是，所述电流产生单元由两个以上的电阻和一个PMOS管构成；所有电阻依次级联在电源电压VIO与地之间构成支路一；PMOS管四与电容依次级联在电源电压与地之间；PMOS管四的栅极连接到支路一的任意两个电阻之间；

或者，所述电流产生单元由两个以上的电阻和一个NMOS管构成；所有电阻依次级联在电源电压VIO与地之间构成支路一；电容与NMOS管四依次级联在电源电压与地之间；NMOS管四的栅极连接到支路一的任意两个电阻之间。

6.根据权利要求2所述的射频前端芯片中的电源检测电路，其特征是，所述电容为NMOS管电容；这是将NMOS管的栅极作为电容的极板一，将NMOS管的源极、漏极和衬底相连作为电容的极板二。

7.根据权利要求1所述的射频前端芯片中的电源检测电路，其特征是，所述比较器为不对称反相器，所述不对称反相器由一个PMOS管、一个NMOS管和一个电阻级联构成；所述电阻或者级联在电源电压与所述PMOS管之间，或者级联在所述NMOS管与地之间；所述PMOS管与NMOS管的栅极相连并用来接收比较器的一个输入，即所述跟随电压；所述PMOS管的沟道宽长比、所述NMOS管的沟道宽长比、所述电阻的阻值共同决定了所述比较器的另一个输入，即所述比较阈值电压。

8.根据权利要求7所述的射频前端芯片中的电源检测电路，其特征是，一个NMOS管的栅极和源极或漏极中的一个连接电源电压，源极或漏极中的另一个连接所述不对称反相器的输入端，该NMOS管单独构成电荷泄放单元，该NMOS管的沟道寄生PN结在所述射频前端芯片的下电过程中用来泄放掉所述电容中的电荷。

9.根据权利要求7所述的射频前端芯片中的电源检测电路，其特征是，不对称反相器的比较阈值电压等效于所述射频前端芯片的电源电压。

10.根据权利要求7所述的射频前端芯片中的电源检测电路，其特征是，

当所述电阻级联在电源电压与所述PMOS管之间，所述电阻与所述PMOS管构成共源反馈PMOS管；

当所述电阻级联在所述NMOS管与地之间，所述NMOS管与所述电阻构成共源反馈NMOS管。

11.根据权利要求7所述的射频前端芯片中的电源检测电路，其特征是，所述不对称反相器的输出端还级联一个反相器，该反相器由PMOS管与NMOS管级联在电源电压与地之间构成。

12.根据权利要求4或7所述的射频前端芯片中的电源检测电路，其特征是，所述支路一中的PMOS管或NMOS管、所述支路二中的PMOS管或NMOS管、所述不对称反相器中的PMOS管中的部分或全部为倒比管，即沟道宽长比小于1的晶体管。