CN109727978B - 半导体器件和操作方法 - Google Patents

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Abstract

一种场效应晶体管半导体器件，其具有紧凑的器件占用面积，用于汽车和热插拔应用。所述器件包括多个场效应晶体管单元，所述多个晶体管单元包括布置在衬底上的至少一个低阈值电压晶体管单元和至少一个高阈值电压晶体管单元。所述场效应晶体管半导体器件被配置和布置成在线性模式操作期间操作所述至少一个高阈值电压晶体管单元，并且在电阻模式操作期间操作所述低阈值电压晶体管单元和所述高阈值电压晶体管单元两者。独立权利要求被包括在操作包括多个场效应晶体管单元的场效应晶体管半导体器件的方法中。

Description

半导体器件和操作方法
技术领域
本公开涉及半导体器件和操作方法。更具体地，本公开涉及包括具有不同阈值电压的晶体管单元的晶体管。
背景技术
功率金属氧化物半导体场效应晶体管(MOSFET)通常用作电子控制的功率开关。根据应用，例如在线性稳压器或电子负载中，这些功率MOSFET在线性区域(即线性模式)中操作。当在线性区域中操作时，功率MOSFET器件在开关瞬间期间经历高热应力，其中漏极电流和漏极-源极电压同时较高，导致器件消耗功率较高。
当在线性区域中操作时，具有小单元间距(<10μm)(即，器件上相邻晶体管单元之间的距离)的现代功率MOSFET器件易受热失控(thermal runaway)的影响。小单元间距功率MOSFET的特征在于临界电流密度JC，高于该临界电流密度JC，器件中的操作电流密度随着温度的升高而降低，但低于该临界电流密度JC，器件中的操作电流密度随着温度的升高而增加。如果在临界电流密度JC以下操作功率MOSFET，则温度的小幅增加会使操作电流密度增加。这种效应导致器件温度升高，进而导致更高的电流密度，最终导致热失控。
器件的临界电流密度JC受两种竞争效应控制。第一，在操作中，MOSFET器件的沟道电阻由于器件中的加热而增加，这可能导致电流密度的降低。第二，功率MOSFET的阈值电压可随着温度的升高而降低。当在线性区域中操作时，器件中降低的阈值电压会改变有效栅极电压，从而器件的操作电流密度随着温度的升高而增加。随着增益(gain)的增加，第二个效应变得更加重要。具有小单元间距的现代功率MOSFET具有的每单位面积的栅极宽度值较高，并且现代功率MOSFET在各电流下操作，使得第二效应占主导地位，即，MOSFET在临界电流密度JC以下操作。其结果是这些MOSFET更容易发生热失控，从而导致器件故障。
因此需要一种减轻一个或多个问题的MOSFET。
例如，在汽车应用中，FET可以最有利于能量效率，使得它们具有低导通电阻(Rdson)，但同时能够承受由意外的负载突降情况引起的高电压浪涌或瞬变。当在机动车辆中与汽车电池的连接突然失效时发生负载突降，并且由车辆发电机提供的充电电流持续流动一段时间。该电流必须被汽车电子设备吸收或承受，直到车辆交流发电机关闭。通常，在这种应用中，FET不在线性区域中操作。
这种FET包括提供半导体区域，其中每个区域具有沟道宽度w和沟道长度l，并且一个区域的沟道宽度与长度的比率比另一个区域中的更大。每个区域通过不同的预定电阻器与栅极端子电连接。
这种器件由互相交错的并联FET构成，这些FET通过两个栅极母线(bus-bars)并联分布、并通过电阻和二极管的网络互连。二极管电路位于FET的栅极和漏极之间。在例如钳位电感(clamped inductive)处理期间，特别是在负载突降情况期间，这种配置可以帮助改善能量处理。因此，这些器件利用了具有相同阈值电压的互相交错的FET。
在一些应用中，FET还可以最有利于降低寄生电容。例如，条带沟槽(stripetrench)FET可以配置有具有变化的电压阈值的多个晶体管单元。通过将单元中的一些划分为具有变化的阈值电压的多个区域，当晶体管首次导通时，优先在低阈值电压的区域中发生导通。因此，这些区域中的电流密度将高于临界电流密度JC或刚好低于临界电流密度JC，从而降低热失控的风险。
这些单元布置成条带，以具有变化的阈值电压区域，所述变化的阈值电压区域沿条带中的至少一些分布，以减轻增加的电流密度。通过确保较低阈值电压区域沿着与较高阈值电压区域相同的条带分布，可以避免大面积的大电流，从而降低可能在器件中导致热失控的电流拥挤的风险。
当用于开关应用时，可以将电压钳位电路连接到这些FET，以确保电压轨上的电压尖峰或瞬变不会在关断期间对器件造成损坏。在大量高阈值电压单元和少量低阈值电压单元的情况下，可以采用双阈值电压方法。在线性模式操作中，在这些器件中低阈值电压单元导通。这允许器件的这些区域中的电流密度增加，或者高于临界电流密度JC或者远低于临界电流密度JC。
发明内容
根据实施例，场效应晶体管半导体器件包括器件栅极端子、器件源极端子、器件漏极端子、衬底、和多个场效应晶体管单元，每个晶体管单元包括栅极端子、源极端子和漏极端子，其中所述多个晶体管单元包括布置在所述衬底上的至少一个低阈值电压晶体管单元和至少一个高阈值电压晶体管单元，所述至少一个低阈值电压晶体管单元的栅极连接到第一电导体，并且所述至少一个高阈值电压晶体管单元的栅极连接到第二电导体，并且其中所述第一电导体和第二电导体电耦接到所述器件栅极端子，并且所述高阈值电压晶体管单元和所述低阈值电压晶体管单元的每个漏极端子并联连接到所述器件漏极端子。所述场效应晶体管半导体器件被配置和布置成在线性模式操作期间操作所述至少一个高阈值电压晶体管单元，并且在电阻模式操作期间操作所述低阈值电压晶体管单元和所述高阈值电压晶体管单元两者。
有利的是，以这样的方式操作场效应晶体管半导体器件允许器件在线性模式中承受较高的电流密度，而不会遭受热失控的风险。
根据另一实施例，是操作场效应晶体管半导体器件的方法，所述场效应晶体管半导体器件包括器件栅极端子、器件源极端子、器件漏极端子、衬底、和多个场效应晶体管单元，每个晶体管单元包括栅极端子、源极端子和漏极端子，其中所述多个晶体管单元包括布置在所述衬底上的至少一个低阈值电压晶体管单元和至少一个高阈值电压晶体管单元，所述至少一个低阈值电压晶体管单元的栅极连接到第一电导体，并且所述至少一个高阈值电压晶体管单元的栅极连接到第二电导体，并且其中所述第一电导体和第二电导体电耦接到所述器件栅极端子，并且所述高阈值电压晶体管单元和所述低阈值电压晶体管单元的每个漏极端子并联连接到所述器件漏极端子。所述方法包括：当在线性模式中操作所述场效应晶体管半导体器件时，操作所述至少一个高阈值电压晶体管单元，以及当在电阻模式中操作所述场效应晶体管半导体器件时，操作所述低阈值电压晶体管单元和所述高阈值电压晶体管单元两者。
附图说明
为了更完整地理解本公开，现在参考以下结合附图的描述，其中：
图1示出了示例性条带沟槽FET器件的布置的俯视图；
图2(a)至图2(d)示出了不同条带沟槽FET器件的电路表示；
图3(a)至图3(c)示出了适用于条带沟槽FET器件的不同分压器电路配置；和
图4(a)至图4(b)示出了用于不同条带沟槽FET器件的线性模式和电阻模式操作中的低Vt栅极母线电压分布和高Vt栅极母线电压分布。
具体实施方式
在根据实施例的半导体器件中，沟槽FET结构可以包括如图1所示布置为条带的多个FET单元。所述多个单元布置在半导体衬底(未示出)上，并且可以包括多个低阈值(Vt)电压单元103和多个高阈值(Vt)电压单元104。
多个低阈值电压Vt单元103可以布置为载体或衬底(未示出)的表面上的均匀细长条带，产生多个低Vt单元的区域109、110、111。每个低Vt单元103包括栅极108、源极和漏极(未示出)以及与栅极108紧邻的导电区域107。导电区域107恰好在下一个相邻栅极之前终止。每个低Vt单元103的栅极108电耦接到公共低Vt栅极母线101。
多个高阈值电压Vt单元104也可以布置为载体或衬底(未示出)的表面上的均匀细长条带。每个高Vt单元104包括栅极105和紧邻栅极105的导电区域106，导电区域106恰好在下一个高Vt单元104的下一个相邻栅极105之前终止。每个高Vt单元104的栅极105可以电耦接到公共高Vt栅极母线102。
高Vt单元和低Vt单元配置在载体或衬底的表面上，使得高Vt单元104的至少一个栅极105以如图1所示的交错的方式位于两个相邻的低Vt单元区域109和110之间。根据需要可以在载体或衬底的表面上重复该顺序。
条带沟槽FET器件被配置和布置成使得通过分别向低Vt栅极母线101和高Vt栅极母线102中的一个或两个施加合适的电压，可以选择性地导通或关断低Vt单元103和高Vt单元104。下面将更详细地讨论器件的操作。
为了防止在线性模式中操作时(即，当在条带沟槽FET器件的漏极和源极端子上施加高漏极-源极电压Vds时)的热失控，期望在导通的低Vt单元103和高Vt单元104中的高电流密度。通常，MOSFET具有这样的临界电流密度(被称为零温度系数ZTC)：高于该临界电流密度，电流随着温度的升高而降低。在ZTC点之上操作MOSFET确保了半导体器件200a中的热稳定性而不会形成热点。这是利用具有低Vt单元103与高Vt单元104的较大比率的半导体器件来实现的。然而，如果该比率设置得太高，则有源(active)低Vt单元103和/或高Vt单元104(即，导通的单元)的数量太小而不能承受给定栅极偏压下的电流。结果，栅极偏压将上升，并且无源(inactive)的Vt单元将导通，从而破坏具有有源单元和无源单元的区域的目的。
根据实施例，半导体器件200a可以包括比高Vt单元104更多的低Vt单元103。例如，在利用100V MOSFET的应用中，低Vt单元103与高Vt单元104的优选比率通常为9：1，即每一个高Vt单元对应于9个低Vt单元。在较低电流密度的应用中，更高的比率是可接受的。
在图2(a)至图2(d)中，多个低Vt单元103由FET 204示意性地表示。FET 204的栅极(其表示并联的多个低Vt单元的所有栅极108)连接到终止于节点211的公共低Vt栅极母线101。多个高Vt单元104由FET 205示意性地表示。FET 205的栅极表示高Vt单元104的所有栅极105，并且连接到公共高Vt栅极母线102。半导体器件200a至200d还包括三个输出端子：连接到低Vt栅极母线101和高Vt栅极母线102的栅极端子201、连接到低Vt单元和高Vt单元的漏极的漏极端子206、以及连接到低Vt单元和高Vt单元的源极的源极端子207。根据实施例，栅极105和108可以包括多晶硅材料。
如图2(a)至图2(d)所示的栅极控制电路202可以单片集成到条带沟槽FET结构(未示出)中，例如，被集成到如图1所示的电压Vt单元条带结构的侧面或顶部。替代性地，栅极控制电路202也可以是外部电路(例如，单独的硅衬底)，其放置在主条带沟槽FET衬底的侧面或顶部并电耦接到主条带沟槽FET。栅极控制电路202控制条带沟槽FET 204和205的导通和关断，这又控制了半导体器件200a至200d的导通和关断。
栅极控制电路202可以电耦接到栅极端子201和低Vt栅极母线101。在如图2(b)所示的替代配置中，栅极控制电路202可以电耦接到栅极端子201和源极端子207。在该配置中，低Vt栅极母线101也电耦接到栅极控制电路202。
在如图2(c)所示的示例中，栅极控制电路202a可以包括电耦接在节点212和214之间的反向并联二极管215和并联电阻器216。该特征确保当输入栅极电压返回到零时，施加到低Vt栅极母线101的电压可以返回到零。四个串联二极管217也是并联连接的。二极管217确保施加到低Vt栅极母线的电压总是大约2.8V，低于高Vt栅极母线102。根据半导体器件200c的额定值，可以串联连接更多或更少的二极管以调节所需的电压偏移。
在如图2(d)所示的另一示例中，栅极控制电路可以是分压器202b。分压器电路202b的上分支210包括一对背对背(阳极到阳极)齐纳(Zener)二极管，其一端(阴极)连接到节点212的高Vt栅极母线102、并且另一端(阴极)经由节点211连接到低Vt栅极母线101。高Vt栅极母线102也电耦接到节点212的FET器件栅极端子201。分压器电路202b的下分支203可包括一对背对背齐纳二极管，其连接在FET器件200d的源极端子207与节点211的低Vt栅极母线101之间。
根据实施例，分压器电路202b的配置不限于图2(d)中所示的配置，而是可以以多种不同方式布置。分压器电路202b的上分支210和下分支203可以包括串联和/或并联连接的二极管和/或电阻器的组合。在图3(a)至图3(c)中示出了合适的分压器配置的非限制性示例，其使用不同的分压器电路配置(例如，图3中所示的那些)，改变了条带沟槽FET器件200b的特性(例如，Vt单元栅极103、104的导通和关断行为)。
在图3(a)中，示出了分压器202b的变体，其中附加电阻器并联连接到电路下分支上(即，在母线101和FET器件的源极307之间)的一对背对背齐纳二极管。
在图3(b)所示的另一个分压器配置中，与电阻器串联的齐纳二极管连接在节点210和211之间的上分支上的母线101和母线102之间。FET的源极307与母线101之间的电路的下分支包括电阻器。
在另一示例中，图3(c)中的分压器配置可以布置成使得与齐纳二极管并联的电阻器在节点210和211之间在电路的上分支中连接到母线102和101。另一个电阻器连接在FET器件的源极307与母线101之间的下分支中。
根据FET器件200b的应用和操作模式(例如，线性模式或电阻模式)，可以使用用于图3(a)至图3(c)中的分压器电路的适当额定的二极管和电阻值以实现期望的低Vt单元和高Vt单元的导通和关断效果。这将在下一部分中讨论。
半导体器件200b和200b可以在漏极源极电流Ids与漏极源极电压Vds特性曲线的两个主要区域(即，电阻或欧姆区域、以及线性或饱和区域)中操作。当在电阻或欧姆区域中操作时，Vds和Ids之间的关系遵循欧姆定律，其中Vds的增加导致Ids成比例地增加。然而，当在线性或饱和区域中操作时，对于给定的栅极源极电压Vgs，Ids几乎与Vds无关。当在线性区域中操作时，因为Ids和Vds同时趋高，器件中的功耗趋于更高。存在很多FET器件主要在线性区域中操作的应用，诸如：例如DC/DC转换器的开关应用、以及汽车应用中的例如在切换电感负载和线性电压调节器期间的有源钳位操作。
为了更好地理解半导体器件的操作，这里将纯粹以示例的方式来描述如图2(c)和图2(d)所示的条带沟槽FET器件的实施例。
在图2(c)的第一示例中，栅极控制电路202a电耦接到FET器件200c的栅极端子201和低Vt栅极母线101。
根据实施例，当在线性区域中操作FET器件200c时，在FET器件200c的栅极201和源极207之间施加低于固定阈值栅极电压的外部栅极偏置电压(例如<10v)。这可以导致输入电压被施加至栅极控制电路202a上。栅极控制电路202a提供输出电压，该输出电压是到低Vt栅极母线101的输入电压的一部分。在该配置中，仅FET器件200c的高Vt单元104导通并传导负载电流Ids。低Vt单元103不可操作。高Vt单元(每个具有更宽的负载电流导电区域106)将能够处理更高的负载电流，而没有器件200c在线性模式操作中经历热失控的风险。图4(a)示出了线性模式405a中的母线101电压402a和母线102电压401a的轮廓。在该示例中，在线性模式中，高Vt栅极母线102电压401a约为10伏(该电压的大小取决于Vt单元的阈值电压电平)，并且低Vt栅极母线101电压402a可以忽略不计。
当FET器件200c在线性模式中导通时，漏极电流经由FET器件200c内的高Vt单元104从FET器件的漏极端子206流到源极端子207。由于高Vt单元104构成FET结构上的少数电压单元并且均匀地分布在衬底的表面上，因此它们能够传导高的负载电流(即，FET具有高电流密度)，同时较不易受到热失控的影响。
当在电阻或欧姆区域中操作FET器件200c时，在器件的栅极201和源极207之间、在FET器件200c的分压器电路202b上施加高于阈值栅极电压的外部栅极偏置电压(例如>10v)。该分压器输出大小足以使低Vt单元103导通的电压。在该配置中，低Vt单元103以及高Vt单元104都可操作并传导电流。
在图2(d)的第二示例中，分压器电路202b电耦接到FET器件200d的栅极端子201和源极端子207。
根据实施例，当在线性区域中操作FET器件200d时，在FET器件200d的栅极201和源极207之间施加低于固定阈值栅极电压的外部栅极偏置电压(例如<10v)。这可以导致输入电压被施加至分压器电路上。分压器电路提供输出电压，该输出电压是电路的输入电压的一部分。在该配置中，仅FET器件200d的高Vt单元104导通并传导负载电流Ids。低Vt单元103不可操作。高Vt单元(每个具有更宽的负载电流导电区域106)将能够处理更高的负载电流，而没有器件200d在线性模式操作中经历热失控的风险。图4(b)示出了线性模式405b中的母线101电压402b和母线102电压401b。在该示例中，在线性模式中，高Vt栅极母线102电压401b约为3伏(该电压的大小取决于Vt单元的阈值电压电平)，并且低Vt栅极母线101电压402b可以忽略不计。
图4(a)和图4(b)还示出了电阻模式406中的母线101电压402a、402b和母线102电压401a、401b。有利地，可以在FET器件200a和200b上实现低导通状态电阻Rdson。
可以通过产生高p掺杂(高Vt)区域和低p掺杂(低Vt)区域、或者通过产生厚栅氧化层(高Vt)区域和薄栅氧化层(低Vt)区域，来实现在载体或衬底的顶表面上具有单片集成的低阈值电压Vt单元区域和高阈值电压Vt单元区域的条带沟槽FET。高Vt区域电耦接到母线，并且低Vt区域电耦接到不同的母线。
然后，如图2(c)和图2(d)所示的栅极控制电路可以单片集成到同一衬底中，以改变MOSFET的行为。可以掺杂多晶硅材料以产生二极管和电阻器。包括串联和/或并联连接的齐纳二极管和/或电阻器的组合的分压器可以掺杂有多晶硅材料。
在热插拔应用中，热插拔控制器允许电子电路板和卡被移除和/或***到运行中的***(例如，需要连续操作的服务器和通信***)的背板中，而不需要关闭***。
热插拔控制器电路可以包括诸如MOSFET的器件，以控制在热插拔过程期间发生的启动涌入和故障电流。在这些瞬变事件期间，MOSFET可能需要消耗大于稳态的功率，并且可能远远超过MOSFET的热限制。
前面公开的半导体器件非常适合于这种应用，特别是用于调节启动涌入和故障电流。这可以通过在电流涌入期间仔细控制MOSFET的导通和关断来实现。
在汽车风扇控制(例如，汽车脉冲宽度调制PWM风扇控制)中，FET可以由PWM控制器控制，以调节提供给用于驱动风扇的电动机的输出功率。高频地开关这些FET，并且这些FET在器件导通和关断期间经受高负载电流和电压的时段。同样，前面公开的半导体器件非常适合于这种应用。
在所附独立权利要求中阐述了本发明的特定及优选方面。来自从属和/或独立权利要求的特征的组合可以适当地组合，而不仅仅如权利要求中所述。
本公开的范围包括明确地或隐含地公开的任何新颖特征或特征的组合或其任何概括，而不管其是否涉及要求保护的发明或者减轻本发明所解决的任何或所有问题。申请人在此提醒注意，在本申请或由此衍生的任何此类进一步申请的审查期间，可以对这些特征提出新的权利要求。具体地，参考所附权利要求，从属权利要求的特征可以与独立权利要求的特征组合，并且来自各个独立权利要求的特征可以以任何适当的方式组合，而不仅仅是在权利要求中列举的特定组合。
在不同的实施例的上下文中描述的特征也可以在单个实施例中组合提供。相反，为简洁起见，在单个实施例的上下文中描述的各种特征也可以单独提供或以任何合适的子组合提供。
术语“包括”不排除其他元件或步骤，术语“一”或“一个”不排除多个。权利要求中的附图标记不应被解释为限制权利要求的范围。

Claims (13)

1.一种场效应晶体管半导体器件，包括：
器件栅极端子；
器件源极端子；
器件漏极端子；
衬底；以及
多个场效应晶体管单元，每个晶体管单元包括栅极端子、源极端子和漏极端子，其中所述多个晶体管单元包括布置在所述衬底上的至少一个低阈值电压晶体管单元和至少一个高阈值电压晶体管单元，所述至少一个低阈值电压晶体管单元的栅极连接到第一电导体，并且所述至少一个高阈值电压晶体管单元的栅极连接到第二电导体，并且其中，所述第一电导体和第二电导体电耦接到所述器件栅极端子，并且所述高阈值电压晶体管单元和所述低阈值电压晶体管单元的每个漏极端子并联连接到所述器件漏极端子；
所述场效应晶体管半导体器件被配置和布置成：在线性模式操作期间操作所述至少一个高阈值电压晶体管单元，并且在电阻模式操作期间操作所述低阈值电压晶体管单元和所述高阈值电压晶体管单元两者。
2.根据权利要求1所述的场效应晶体管半导体器件，其中所述多个晶体管单元以分布在所述衬底的主表面上的条带而连接。
3.根据权利要求1所述的场效应晶体管半导体器件，包括两个低阈值电压晶体管单元，其中所述高阈值电压晶体管单元位于在所述衬底上的所述两个低阈值电压晶体管单元之间。
4.根据权利要求1所述的场效应晶体管半导体器件，包括在所述衬底的主表面上的多于两个的低阈值电压晶体管单元和多个高阈值电压晶体管单元，其中所述多个高阈值电压晶体管单元以交错的方式位于所述低阈值电压晶体管单元之间，并且其中在所述衬底的主表面上的两个相邻的高阈值电压晶体管单元之间存在多于一个的低阈值电压晶体管单元。
5.根据权利要求4所述的场效应晶体管半导体器件，其中在两个相邻的高阈值电压晶体管单元之间的低阈值电压晶体管单元的数量是相同的。
6.根据权利要求2至5中任一项所述的半导体器件，其中所述器件栅极端子通过栅极控制电路电耦接到一组较低阈值电压晶体管单元，所述栅极控制电路连接到所述第一电导体、所述第二电导体和所述器件源极端子。
7.根据权利要求6所述的半导体器件，其中所述栅极控制电路连接在所述第二电导体和所述第一电导体之间，并且其中所述栅极控制电路包括串联和/或并联连接的一个或多个二极管和/或电阻器。
8.根据权利要求6所述的半导体器件，其中所述栅极控制电路是分压器电路，所述分压器电路包括在所述第二电导体和所述第一电导体之间的上分支以及在所述第一电导体和所述器件源极端子之间的下分支，并且其中所述栅极控制电路的每个分支包括串联和/或并联连接的一个或多个二极管和/或电阻器。
9.根据权利要求3至5中任一项所述的半导体器件，其中较低阈值电压单元与较高阈值电压单元的数量比为9：1。
10.根据权利要求6所述的半导体器件，其中较低阈值电压单元与较高阈值电压单元的数量比为9：1。
11.根据权利要求1-5中任一项所述的半导体器件，其中条带式布置的所述多个晶体管单元均匀地分布在所述衬底上。
12.根据权利要求1-5中任一项所述的半导体器件，其中所述第一电导体和所述第二电导体是母线。
13.一种操作场效应晶体管半导体器件的方法，所述场效应晶体管半导体器件具有：
器件栅极端子；
器件源极端子；
器件漏极端子；
衬底；和
多个场效应晶体管单元，每个晶体管单元包括栅极端子、源极端子和漏极端子，其中所述多个晶体管单元包括布置在所述衬底上的至少一个低阈值电压晶体管单元和至少一个高阈值电压晶体管单元，所述至少一个低阈值电压晶体管单元的栅极连接到第一电导体，并且所述至少一个高阈值电压晶体管单元的栅极连接到第二电导体，并且其中所述第一电导体和第二电导体电耦接到所述器件栅极端子，并且所述至少一个高阈值电压晶体管单元和所述至少一个低阈值电压晶体管单元的每个漏极端子并联连接到所述器件漏极端子；
所述方法包括：
当在线性模式中操作所述场效应晶体管半导体器件时，操作所述至少一个高阈值电压晶体管单元；以及
当在电阻模式中操作所述场效应晶体管半导体器件时，操作所述低阈值电压晶体管单元和所述高阈值电压晶体管单元两者。
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