CN109727621B - 半导体存储装置以及包括其的半导体*** - Google Patents

半导体存储装置以及包括其的半导体*** Download PDF

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Abstract

本发明公开了一种半导体存储装置以及包括其的半导体***。一种半导体存储装置包括第一字节焊盘和第二字节焊盘。左侧***线耦接第一字节焊盘和第一存储体区域，并且右侧***线耦接第二字节焊盘和第二存储体区域。***中继器基于***选通信号来耦接左侧***线右侧***线。***选通信号基于字节信息和存储体选择信息来产生。

Description

半导体存储装置以及包括其的半导体***
相关申请的交叉引用
本申请要求于2017年10月31日向韩国知识产权局提交的韩国申请号为10-2017-0143325的韩国专利申请的优先权，其全部内容通过引用合并于此，如同全文阐述。
技术领域
本发明的各种示例性实施例涉及一种半导体技术，以及更具体地，涉及一种半导体存储装置和半导体***。
背景技术
电子设备包括许多电子元件，并且计算机***包括许多包含半导体装置的电子元件。计算机***的半导体装置之中的半导体存储装置可以与诸如处理器的主机通信，并且可以储存并输出数据。根据半导体存储装置在切断电源时是否能保留储存在其中的数据，半导体存储装置可以被分为易失性存储装置和非易失性存储装置。易失性存储装置可以包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储装置可以包括：只读存储器(ROM)、可编程ROM(PROM)、电擦除可编程ROM(EEPROM)、电可编程ROM(EPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。
半导体存储装置可以包括被称为存储体的数据储存区域。位线和字线可以布置在存储体中。存储体可以具有布置在位线与字线之间的交叉点处的存储单元。通常，半导体存储装置可以包括多个存储体。在多个存储体之中选中的存储体可以根据操作模式而选择性地执行储存数据和输出数据的操作。半导体存储装置可以具有耦接到数据总线的数据焊盘。半导体存储装置可以通过数据焊盘接收从主机提供的数据。半导体存储装置可以经由数据焊盘将数据输出到主机。半导体存储装置可以具有数据线，其被配置为在数据焊盘与多个存储体之间传输数据。
发明内容
在一个实施例中，一种半导体存储装置可以包括：左侧***线(peri-line)，其被配置为耦接第一字节焊盘和第一存储体区域；右侧***线，其被配置为耦接第二字节焊盘和第二存储体区域；***中继器(peri-repeater)，其被配置为基于***选通信号来耦接所述左侧***线和所述右侧***线；第一存储体中继器(repeater)，其被配置为基于第一存储体选通信号来耦接所述左侧***线和布置在所述第一存储体区域中的第一存储体线；第二存储体中继器，其被配置为基于第二存储体选通信号来耦接所述右侧***线和布置在所述第二存储体区域中的第二存储体线；控制电路，其被配置为基于字节信息和存储体选择信息来产生所述***选通信号、所述第一存储体选通信号和所述第二存储体选通信号。
在一个实施例中，一种半导体存储装置可以包括：左侧***线，其被配置为耦接第一字节焊盘和第一存储体区域；右侧***线，其被配置为耦接第二字节焊盘和第二存储体区域；左侧***中继器，其被配置为基于第一***选通信号和第二***选通信号来耦接左侧***线和中间***线；右侧***中继器，其被配置为基于所述第一***选通信号和所述第二***选通信号来耦接所述中间***线和右侧***线；以及控制电路，其被配置为基于字节信息和存储体选择信息来产生所述第一***选通信号和所述第二***选通信号，并且基于写入信息来调节输出所述第一***选通信号和所述第二***选通信号的时间。
附图说明
图1是图示了根据一个实施例的半导体***的示例配置的代表的示图；
图2是图示了根据一个实施例的半导体存储装置的示例配置的代表的示图；
图3是图示了图2中所示的控制电路的示例配置的代表的示图；
图4是图示了图3中所示的激活存储体信息发生电路的示例配置的代表的示图；
图5是图示了图3中所示的写入存储体信息发生电路的示例配置的代表的示图；
图6是图示了图3中所示的同步输出电路的示例配置的代表的示图；
图7是图示了图3中所示的***中继器控制电路的示例配置的代表的示图；以及
图8是图示了图3中所示的存储体中继器控制电路的示例配置的代表的示图。
具体实施方式
在下文中，下面将参考附图通过示例性实施例来描述根据本公开的半导体装置。
图1是图示了根据一个实施例的半导体***的示例配置的代表的示图。参考图1，半导体***1可以包括第一半导体装置110和第二半导体装置120。第一半导体装置110和半导体装置120可以彼此通信。在一个实施例中，第一半导体装置110可以是主装置，而第二半导体装置120可以是由第一半导体装置110控制的从装置。例如，第一半导体装置110可以是诸如处理器或控制器的主机装置。第一半导体装置110可以包括：中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器和存储器控制器。第一半导体装置110可以通过将诸如应用处理器(AP)的多功能处理器芯片组合而被实现为片上***。第二半导体装置120可以是存储装置。存储装置可以包括易失性存储装置和非易失性存储装置。易失性存储装置可以包括：静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储装置可以包括：只读存储器(ROM)、可编程ROM(PROM)、电可擦除可编程ROM(EEPROM)、电可编程ROM(EPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。
第一半导体装置110可以向第二半导体装置120提供各种控制信号，以控制第二半导体装置120进行数据通信。例如，第一半导体装置110可以通过命令总线101、地址总线102、时钟总线103和数据总线104电耦接到第二半导体装置120。命令总线101可以是用于传送命令信号CMD的单向信号传输线。地址总线102可以是用于传送地址信号ADD的单向信号传输线。时钟总线103可以是用于传送时钟信号CLK的单向信号传输线。在一个实施例中，时钟总线103可以传送包括***时钟信号和数据时钟信号的多个时钟信号CLK。数据时钟信号可以用于同步数据，而***时钟信号可以用于同步不包括数据的控制信号。数据总线104可以是用于传送数据DQ的双向信号传输线。在数据输入操作或写入操作期间，可以从第一半导体装置110向第二半导体装置120提供数据，并且第二半导体装置120可以储存所提供的数据。在数据输出操作或读取操作期间，可以将储存在第二半导体装置120中的数据提供给第一半导体装置110。对于写入操作，第一半导体装置110可以向第二半导体装置120提供命令信号CMD、地址信号ADD和将要写入的数据DQ。对于读取操作，第一半导体装置110可以向第二半导体装置120提供命令信号CMD和地址信号ADD，并且第二半导体装置120可以向第一半导体装置110提供被读取的数据DQ。
参考图1，第二半导体装置120可以包括：存储体区域130、输入/输出电路140和寄存器电路150。存储体区域130可以包括多个存储体131和132。在多个存储体131和132中的每个存储体中，可以提供多个位线和多个字线，并且存储单元可以耦接在相应位线和相应字线的交叉点处。存储体区域130可以被划分为左侧存储体区域和右侧存储体区域。左侧存储体区域和右侧存储体区域的每一个可以包括偶数存储体区域和奇数存储体区域。输入/输出电路140可以通过数据总线104电耦接到第一半导体装置110。输入/输出电路140可以具有数据焊盘和驱动电路，以用于接收通过数据总线104提供的数据DQ并且用于通过数据总线104输出数据DQ。输入/输出电路140可以通过***线160电耦接到存储体区域130。***线160可以是用于在存储体区域130与输入/输出电路140之间传送数据的传输线。在存储体区域130中，可以提供存储体线170。存储体线170可以电耦接到***线160。存储体线170可以向多个存储体131和132提供通过***线160提供的数据。存储体线170可以向***线160提供从多个存储体131和132输出的数据。尽管未示出，但是第二半导体装置120还可以包括用于驱动***线160的***中继器和用于驱动存储体线170的存储体中继器。稍后将描述***中继器和存储体中继器。
寄存器电路150可以储存关于第二半导体装置120的操作信息。寄存器电路150可以通过命令总线101从第一半导体装置110接收命令信号CMD。寄存器电路150可以基于命令信号CMD来储存关于第二半导体装置120的各种操作信息。各种操作信息可以包括字节信息。根据一个实施例，第二半导体装置120可以在各种操作模式下操作。例如，第二半导体装置120可以在第一字节操作模式和第二字节操作模式下操作。第一字节操作模式可以是X8操作模式，其中可以输入和输出8个连续比特位的数据。第二字节操作模式可以是X16操作模式，其中可以输入和输出16个连续比特位的数据。第二半导体装置120的输入/输出电路140可以包括用于接收16比特位数据的16个数据焊盘。在第一字节操作模式下，16个数据焊盘可以被分成两组，每组具有8个数据焊盘。两组数据焊盘可以选择性地通过数据总线104接收数据以及通过数据总线104输出数据。字节信息可以包括：关于第二半导体装置120是否在第一字节操作模式下操作的信息、关于第二半导体装置120是否在第二字节操作模式下操作的信息以及关于在第一字节操作模式下的两组数据焊盘之中的激活组的信息。例如，可以根据命令信号CMD来设置第二半导体装置120的操作模式，并且可以将字节信息储存在寄存器电路150中。
图2是图示了根据一个实施例的半导体存储装置2的示例配置的代表的示图。半导体存储装置2可以应用于参考图1描述的第二半导体装置120。半导体存储装置2可以被划分为***区域201和存储体区域202。存储体区域202可以是提供了多个存储体的核心区域。在存储体区域202中，可以提供核心电路以将数据储存到多个存储体中并输出储存在多个存储体中的数据。在***区域201中，除了在存储体区域202中提供的电路之外，可以提供与半导体存储装置2的操作有关的全部控制电路。半导体存储装置2可以包括在***区域201中提供的用于传输数据的***线260。半导体存储装置2还可以包括设置在存储体区域202中用于传输数据的存储体线271和272。
半导体存储装置2可以包括第一存储体区域202A和第二存储体区域202B。例如，第一存储体区域202A可以是左侧或上侧存储体区域，而第二存储体区域202B可以是右侧或下侧存储体区域。第一存储体区域202A和第二存储体区域202B中的每一个可以包括多个存储体。第一存储体区域202A可以包括第一偶数存储体和第一奇数存储体。第一偶数存储体和第一奇数存储体中的每一个可以包括一个或更多个存储体。例如，第一偶数存储体可以包括第零存储体MB0、第二存储体MB2、第四存储体MB4和第六存储体MB6。此外，第一奇数存储体可以包括：第一存储体MB1、第三存储体MB3、第五存储体MB5和第七存储体MB7。第二存储体区域202B可以包括第二偶数存储体和第二奇数存储体。第二偶数存储体和第二奇数存储体中的每一个可以包括一个或更多个存储体。例如，第二偶数存储体可以包括：第零存储体MB0、第二存储体MB2、第四存储体MB4和第六存储体MB6。此外，第二奇数存储体可以包括：第一存储体MB1、第三存储体MB3、第五存储体MB5和第七存储体MB7。图2例示了各自包括八个存储体的第一存储体区域202A和第二存储体区域202B，并且例示了各自包括四个存储体的偶数存储体和奇数存储体。然而，包括在第一存储体区域202A和第二存储体区域202B中的每一个中的存储体的数量将不限于该特定数量。第二存储体区域202B可以具有与第一存储体区域202A的存储体结构对称的存储体结构。
半导体存储装置2可以包括第一字节焊盘21和第二字节焊盘22。第一字节焊盘21可以电耦接到第一数据总线DQ<0:7>，并且第二字节焊盘22可以电耦接到第二数据总线DQ<8:15>。第一字节焊盘21和第二字节焊盘22可以接收通过第一数据总线DQ<0:7>和第二数据总线DQ<8:15>提供的数据，并且可以将数据从半导体存储装置2分别传送到第一数据总线DQ<0:7>和第二数据总线DQ<8:15>。第一字节焊盘21和第二字节焊盘22中的一个或两个可以根据字节操作模式而被激活。在第一字节操作模式下，第一字节焊盘21和第二字节焊盘22中的一个可以被选择性地激活。在第二字节操作模式下，第一字节焊盘21和第二字节焊盘22全部都可以被激活。半导体存储装置2可以通过根据字节操作模式而被激活的第一字节焊盘21和第二字节焊盘22来接收和输出数据。在第一字节操作模式下，半导体存储装置2可以通过第一字节焊盘21和第二字节焊盘22之中的被选择性激活的一个来接收和输出数据。在第二字节操作模式下，半导体存储装置2可以通过第一字节焊盘21和第二字节焊盘22两者来接收和输出数据。
第一字节焊盘21和第二字节焊盘22可以通过***线260电耦接到第一存储体区域202A和第二存储体区域202B。***线260可以包括左侧***线260L和右侧***线260R。左侧***线260L可以是***线260的左侧部分，右侧***线260R可以是***线260的右侧部分。左侧***线260L可以电耦接第一字节焊盘21和第一存储体区域202A。右侧***线260R可以电耦接第二字节焊盘22和第二存储体区域202B。半导体存储装置2可以包括***中继器210。***中继器210可以响应于***选通信号STBPL和STBPR而电耦接左侧***线260L和右侧***线260R。例如，当***选通信号STBPL和STBPR被使能时，***中继器210可以电耦接左侧***线260L和右侧***线260R。另一方面，当***选通信号STBPL和STBPR被禁止时，***中继器210可以电解耦接(de-couple)左侧***线260L和右侧***线260R。
参考图2，***中继器210可以包括左侧***中继器211和右侧***中继器212。***选通信号STBPL和STBPR可以包括第一***选通信号STBPL和第二***选通信号STBPR。左侧***中继器211可以响应于第一***选通信号STBPL和第二***选通信号STBPR而电耦接左侧***线260L和中间***线260M。右侧***中继器212可以响应于第一***选通信号STBPL和第二***选通信号STBPR而电耦接中间***线260M和右侧***线260R。当第一***选通信号STBPL被使能时，左侧***中继器211可以根据经由左侧***线260L提供的数据来驱动中间***线260M，而右侧***中继器212可以根据经由中间***线260M提供的数据来驱动右侧***线260R。当第二***选通信号STBPR被使能时，右侧***中继器212可以根据经由右侧***线260R提供的数据来驱动中间***线260M，而左侧***中继器211可以根据经由中间***线260M提供的数据来驱动左侧***线260L。
半导体存储装置2还可以包括控制电路220。控制电路220可以根据字节信息X8I和存储体选择信息BSI来产生***选通信号STBPL和STBPR。控制电路220可以根据字节信息X8I和存储体选择信息BSI来产生第一***选通信号STBPL和第二***选通信号STBPR。字节信息X8I可以包括关于半导体存储装置2的字节操作模式的信息以及关于被激活和/或被选中的第一字节焊盘21和第二字节焊盘22的信息。存储体选择信息BSI可以包括关于实质上执行数据输入/输出操作的存储体的信息。可以基于命令信号CMD和地址信号ADD来产生存储体选择信息BSI。可以基于时钟信号CLK来产生第一***选通信号STBPL和第二***选通信号STBPR。例如，可以基于数据选通信号来产生时钟信号CLK。控制电路220可以基于接收到的命令信号CMD、地址信号ADD、字节信息X8I和时钟信号CLK来产生第一***选通信号STBPL和第二***选通信号STBPR。
参考图2，半导体存储装置2可以包括第一存储体线271、第一存储体中继器230、第二存储体线272和第二存储体中继器240。第一存储体线271可以布置在第一存储体区域202A中。第一存储体中继器230可以电耦接左侧***线260L和第一存储体线271，并且第一存储体中继器230还可以不耦接右侧***线260R和第二存储体线272。第一存储体中继器230可以响应于第一存储体选通信号STBEL和STBOL而电耦接左侧***线260L和第一存储体线271。第二存储体线272可以布置在第二存储体区域202B中。第二存储体中继器240可以电耦接右侧***线260R和第二存储体线272，并且第二存储体中继器240还可以不耦接左侧***线260L和第一存储体线271。第二存储体中继器240可以响应于第二存储体选通信号STBER和STBOR而电耦接右侧***线260R和第二存储体线272。
参考图2，第一存储体线271可以包括第一偶数存储体线271E和第一奇数存储体线271O。第一存储体中继器230可以包括第一偶数存储体中继器231和第一奇数存储体中继器232。第一存储体选通信号STBEL和STBOL可以包括第一偶数存储体选通信号STBEL和第一奇数存储体选通信号STBOL。第一偶数存储体线271E可以电耦接到包括在第一偶数存储体中的存储体MB0、MB2、MB4和MB6。第一偶数存储体中继器231可以电耦接左侧***线260L和第一偶数存储体线271E。第一偶数存储体中继器231可以响应于第一偶数存储体选通信号STBEL而电耦接左侧***线260L和第一偶数存储体线271E。第一奇数存储体线271O可以电耦接到包括在第一奇数存储体中的存储体MB1、MB3、MB5和MB7。第一奇数存储体中继器232可以电耦接左侧***线260L和第一奇数存储体线271O。第一奇数存储体中继器232可以响应于第一奇数存储体选通信号STBOL而电耦接左侧***线260L和第一奇数存储体线271O。
第二存储体线272可以包括第二偶数存储体线272E和第二奇数存储体线272O。第二存储体中继器240可以包括第二偶数存储体中继器241和第二奇数存储体中继器242。第二存储体选通信号STBER和STBOR可以包括第二偶数存储体选通信号STBER和第二奇数存储体选通信号STBOR。第二偶数存储体线272E可以电耦接到包括在第二偶数存储体中的存储体MB0、MB2、MB4和MB6。第二偶数存储体中继器241可以电耦接右侧***线260R和第二偶数存储体线272E。第二偶数存储体中继器241可以响应于第二偶数存储体选通信号STBER而电耦接右侧***线260R和第二偶数存储体线272E。第二奇数存储体线272O可以电耦接到包括在第二奇数存储体中的存储体MB1、MB3、MB5和MB7。第二奇数存储体中继器242可以电耦接右侧***线260R和第二奇数存储体线272O。第二奇数存储体中继器242可以响应于第二奇数存储体选通信号STBOR而电耦接右侧***线260R和第二奇数存储体线272O。
控制电路220还可以基于字节信息X8I和存储体选择信息BSI来产生第一存储体选通信号STBEL和STBOL以及第二存储体选通信号STBER和STBOR。控制电路220可以基于字节信息X8I和存储体选择信息BSI来产生第一偶数存储体选通信号STBEL、第一奇数存储体选通信号STBOL、第二偶数存储体选通信号STBER和第二奇数存储体选通信号STBOR。可以基于时钟信号CLK来产生第一偶数存储体选通信号STBEL、第一奇数存储体选通信号STBOL、第二偶数存储体选通信号STBER和第二奇数存储体选通信号STBOR。例如，可以基于数据选通信号来产生时钟信号CLK。控制电路220可以基于接收到的命令信号CMD、地址信号ADD、字节信息X8I和时钟信号CLK来产生第一偶数存储体选通信号STBEL、第一奇数存储体选通信号STBOL、第二偶数存储体选通信号STBER和第二奇数存储体选通信号STBOR。
半导体存储装置2可以如下来执行在第一字节操作模式下的操作。当第一字节焊盘21被激活并且第一存储体区域202A被选中时，控制电路220可以禁止***选通信号STBPL和STBPR。具体地，控制电路220可以禁止第一***选通信号STBPL和第二***选通信号STBPR两者。当第一字节焊盘21被激活并且第二存储体区域202B被选中时，控制电路220可以使能***选通信号STBPL。具体地，控制电路220可以使能第一***选通信号STBPL并且可以禁止第二***选通信号STBPR。
当第二字节焊盘22被激活并且第一存储体区域202A被选中时，控制电路220可以使能***选通信号。具体地，控制电路220可以使能第二***选通信号STBPR并且可以禁止第一***选通信号STBPL。当第二字节焊盘22被激活并且第二存储体区域202B被选中时，控制电路220可以使能***选通信号STBPR。具体地，控制电路220可以禁止第一***选通信号STBPL和第二***选通信号STBPR两者。
当第一存储体区域202A被选中时，控制电路220可以使能第一存储体选通信号STBEL和STBOL，并且可以禁止第二存储体选通信号STBER和STBOR。当第二存储体区域202B被选中时，控制电路220可以禁止第一存储体选通信号STBEL和STBOL，并且可以使能第二存储体选通信号STBER和STBOR。具体地，当第一偶数存储体被选中时，控制电路220可以使能第一偶数存储体选通信号STBEL，并且可以禁止第一奇数存储体选通信号STBOL、第二偶数存储体选通信号STBER和第二奇数存储体选通信号STBOR。当第一奇数存储体被选中时，控制电路220可以使能第一奇数存储体选通信号STBOL，并且可以禁止第一偶数存储体选通信号STBEL、第二偶数存储体选通信号STBER和第二奇数存储体选通信号STBOR。当第二偶数存储体被选中时，控制电路220可以使能第二偶数存储体选通信号STBER，并且可以禁止第二奇数存储体选通信号STBOR、第一偶数存储体选通信号STBEL和第一奇数存储体选通信号STBOL。当第二奇数存储体被选中时，控制电路220可以使能第二奇数存储体选通信号STBOR，并且可以禁止第二偶数存储体选通信号STBER、第一偶数存储体选通信号STBEL和第一奇数存储体选通信号STBOL。
图3是图示了图2中所示的控制电路220的示例配置的代表的示图。参考图3，控制电路220可以包括：激活存储体信息发生电路310、写入存储体信息发生电路320、同步输出电路330、***中继器控制电路340和存储体中继器控制电路350。激活存储体信息发生电路310可以接收地址信号ADD，并且可以产生激活存储体选择信号XA<0:7>。图2例示了包括八个存储体的半导体存储装置2，并且因此例示了激活存储体选择信号XA<0:7>作为7比特位信号。激活存储体选择信号XA<0:7>可以包括关于在半导体存储装置2的激活操作期间的激活存储体的信息。
写入存储体信息发生电路320可以接收命令信号CMD和地址信号ADD，并且可以产生写入存储体选择信号CBA<0:7>。写入存储体选择信号CBA<0:7>可以具有多个比特位，比特位的数量对应于存储体的数量。命令信号CMD可以是与半导体存储装置2的写入操作相关的写入命令信号。在半导体存储装置2的写入操作期间，写入存储体信息发生电路320可以包括关于执行写入操作的存储体的信息。写入存储体信息发生电路320可以基于写入信息WI来控制输出写入存储体选择信号CBA<0:7>的时序(timing)。写入信息WI可以包括时序信息，诸如写入延时、数据排列时间等。同步输出电路330可以基于写入存储体选择信号CBA<0:7>而将激活存储体选择信号XA<0:7>输出为同步存储体选择信号XAD。同步输出电路330可以在产生写入存储体选择信号CBA<0:7>的时间处将激活存储体选择信号XA<0:7>输出为同步存储体选择信号XAD。
***中继器控制电路340可以响应于同步存储体选择信号XAD、字节操作模式信号X8和时钟信号CLK而产生***选通信号STBPL和STBPR。***中继器控制电路340可以响应于同步存储体选择信号XAD、字节操作模式信号X8和时钟信号CLK而产生第一***选通信号STBPL和第二***选通信号STBPR。字节操作模式信号X8可以是字节信息X8I中的一种。字节操作模式信号X8可以在第一字节操作模式下被使能为高电平，而可以在第二字节操作模式下被禁止而为低电平。
存储体中继器控制电路350可以响应于写入存储体选择信号CBA<0:7>、同步存储体选择信号XAD、字节信息X8I和时钟信号CLK而产生第一存储体选通信号STBEL和STBOL以及第二存储体选通信号STBER和STBOR。存储体中继器控制电路350可以响应于写入存储体选择信号CBA<0:7>、同步存储体选择信号XAD、字节信息X8I和时钟信号CLK而产生第一偶数存储体选通信号STBEL、第一奇数存储体选通信号STBOL、第二偶数存储体选通信号STBER和第二奇数存储体选通信号STBOR。
图4是图示了图3中所示的激活存储体信息发生电路310的示例配置的代表的示图。参考图4，激活存储体信息发生电路310可以包括：激活存储体地址解码器410、存储体地址脉冲发生器420和激活存储体寄存器430。激活存储体地址解码器410可以基于地址信号ADD而产生激活存储体地址信号ACTB<0:7>。参考图2，可以根据相同的地址信号而选择第一存储体区域202A和第二存储体区域202B。特定地址信号可以用于选择第一存储体区域202A和第二存储体区域202B之中的一个。例如，第k地址信号ADD<k>(k是大于或等于1的整数)可以用于选择第一存储体区域202A和第二存储体区域202B之中的一个。除了第k地址信号ADD<k>之外的剩余地址信号ADD<0:n>(n是大于或等于k的整数)可以用于选择第一存储体区域202A和第二存储体区域202B中的特定存储体(例如，在第一存储体区域202A中的存储体MB0至MB7和第二存储体区域202B中的存储体MB0至MB7之中的特定一个)。例如，第k地址信号ADD<k>可以具有逻辑低电平以选择第一存储体区域202A，并且可以具有逻辑高电平以选择第二存储体区域202B。激活存储体地址解码器410可以基于除了第k个地址信号ADD<k>之外的剩余地址信号ADD<0:n>来产生激活存储体地址信号ACTB<0:7>。存储体地址脉冲发生器420可以基于激活存储体地址信号ACTB<0:7>来产生激活存储体地址脉冲ACTP<0:7>。存储体地址脉冲发生器420可以包括脉冲发生器，其基于激活存储体地址信号ACTB<0:7>来产生激活存储体地址脉冲ACTP<0:7>。
激活存储体寄存器430可以基于第k地址信号ADD<k>而从激活存储体地址脉冲ACTP<0:7>来产生激活存储体选择信号XA<0:7>。激活存储体寄存器430可以包括多个锁存单元431至438。锁存单元431至438的数量可以对应于激活存储体地址脉冲ACTP<0:7>的数量。多个锁存单元431至438可以接收所分配的激活存储体地址脉冲ACTP<0:7>，并且可以基于与所分配的激活存储体地址脉冲ACTP<0:7>相关的第k个地址信号ADD<k>来分别产生激活存储体选择信号XA<0:7>并将其储存。例如，当与所分配的激活存储体地址脉冲ACTP<0:7>相关的第k个地址信号ADD<k>为低电平时，多个锁存单元431至438可以产生低电平的激活存储体选择信号XA<0:7>并将其储存，而当与所分配的激活存储体地址脉冲ACTP<0:7>相关的第k个地址信号ADD<k>为高电平时，多个锁存单元431至438可以产生高电平的激活存储体选择信号XA<0:7>并将其储存。因此，激活存储体选择信号XA<0:7>可以包括指示在第一存储体区域202A和第二存储体区域202B之中激活存储体所属的存储体区域的信息。
图5是图示了图3中所示的写入存储体信息发生电路320的示例配置的代表的示图。参考图5，写入存储体信息发生电路320可以包括：写入命令发生器510、写入存储体地址发生器520、时序同步器530、写入存储体管道锁存器540和写入存储体解码器550。写入命令发生器510可以基于命令信号CMD来产生内部写入命令IWT。写入命令发生器510可以由通用命令解码器来实现。写入存储体地址发生器520可以基于地址信号ADD<0:n>来产生写入存储体地址信号WBA<0:2>。地址信号ADD<0:n>可以被提供有用于写入操作和用于选择存储体以执行写入操作的命令信号CMD。例如，当在第一存储体区域202A和第二存储体区域202B中的每一个中包括八个存储体时，写入存储体地址信号WBA<0:2>可以包括3比特位。写入存储体地址信号WBA<0:2>可以包括关于将数据储存为实质上执行的写入操作的结果的存储体的信息。时序同步器530可以接收内部写入命令IWT，并且可以基于写入信息WI来产生延迟的写入信号IWTD。时序同步器530可以通过将内部写入命令IWT延迟对应于写入信息WI的时间量来产生延迟的写入信号IWTD。写入存储体管道锁存器540可以接收写入存储体地址信号WBA<0:2>、内部写入命令IWT和延迟的写入信号IWTD。写入存储体管道锁存器540可以同步于内部写入命令IWT来接收写入存储体地址信号WBA<0:2>并将其储存。写入存储体管道锁存器540可以同步于延迟的写入信号IWTD来将所储存的写入存储体地址信号WBA<0:2>输出为延迟的写入存储体地址信号WBAD<0:2>。写入存储体解码器550可以通过对延迟的写入存储体地址信号WBAD<0:2>进行解码来产生写入存储体选择信号CBA<0:7>。
图6是图示了图3中所示的同步输出电路330的示例配置的代表的示图。参考图6，可以利用多路复用器610来实现同步输出电路330。同步输出电路330可以接收写入存储体选择信号CBA<0:7>和激活存储体选择信号XA<0:7>，并且可以输出同步存储体选择信号XAD。同步输出电路330可以通过基于写入存储体选择信号CBA<0:7>来将激活存储体选择信号XA<0:7>输出为同步存储体选择信号XAD而调节***选通信号STBPL和STBPR、第一存储体选通信号STBEL和STBOL以及第二存储体选通信号STBER和STBOR的产生时间。因此，当半导体存储装置2实质上执行写入操作时，可以及时地产生***选通信号STBPL和STBPR、第一存储区选通信号STBEL和STBOL以及第二存储体选通信号STBER和STBOR。
图7是图示了图3中所示的***中继器控制电路340的示例配置的代表的示图。参考图7，***中继器控制电路340可以包括第一与非门ND11、第一或非门NR11、反相器IV、第二与非门ND12和第二或非门NR12。第一与非门ND11可以接收同步存储体选择信号XAD、第一字节焊盘选择信号X8_1和第二字节焊盘选择信号X8_2。第一字节焊盘选择信号X8_1和第二字节焊盘选择信号X8_2可以是字节信息X8I的一部分。当半导体存储装置2在第一字节操作模式下操作时，第一字节焊盘选择信号X8_1可以在第一字节焊盘21被激活时而被使能为高电平，并且第二字节焊盘选择信号X8_2可以在第二字节焊盘22被激活时而被使能为高电平。第一与非门ND11可以接收同步存储体选择信号XAD和第一字节焊盘选择信号X8_1。第一或非门NR11可以基于从第一与非门ND11接收的输出和时钟信号CLK的互补信号CLKB来产生第一***选通信号STBPL。当第一字节焊盘选择信号X8_1被使能时，***中继器控制电路340可以在同步存储体选择信号XAD为低电平时禁止第二***选通信号STBPR，而可以在同步存储体选择信号XAD为高电平时使能第一字节焊盘选择信号X8_1。也就是说，***中继器控制电路340可以提供时钟信号CLK作为第一***选通信号STBPL。反相器IV可以将同步存储体选择信号XAD进行反相并且输出已反相的同步存储体选择信号XAD。第二与非门ND12可以接收来自反相器IV的输出和第二字节焊盘选择信号X8_2。第二或非门NR12可以基于从第二与非门ND12接收的输出和时钟信号CLK的互补信号CLKB来产生第二***选通信号STBPR。当第二字节焊盘选择信号X8_2被使能时，***中继器控制电路340可以在同步存储体选择信号XAD为低电平时使能第二***选通信号STBPR，并且可以在同步存储体选择信号XAD为高电平时禁止第二***选通信号STBPR。当第一字节焊盘21被激活并且第一字节焊盘选择信号X8_1被使能时，***中继器控制电路340可以禁止第二***选通信号STBPR。此时，***中继器控制电路340可以在第一存储体区域202A被选中时禁止第一***选通信号STBPL，并且可以在第二存储体区域202B被选中时使能第一***选通信号STBPL。当第二字节焊盘22被激活并且第二字节焊盘选择信号X8_2被使能时，***中继器控制电路340可以禁止第一***选通信号STBPL。此时，***中继器控制电路340可以在第一存储体区域202A被选中时使能第二***选通信号STBPR，并且可以在第二存储体区域202B被选中时禁止第二***选通信号STBPR。
当半导体存储装置2在第二字节操作模式下操作时，第一字节焊盘选择信号X8_1和第二字节焊盘选择信号X8_2的全部可以被使能为低电平。因此，不管同步存储体选择信号XAD如何，***中继器控制电路340可以禁止第一***选通信号STBPL和第二***选通信号STBPR。
图8是图示了图3中所示的存储体中继器控制电路350的示例配置的代表的示图。参考图8，存储体中继器控制电路350可以包括：第一存储体选择信号发生器810、第二存储体选择信号发生器820和存储体选通发生器830。第一存储体选择信号发生器810可以基于偶数/奇数存储体信号CBAE、同步存储体选择信号XAD和字节操作模式信号X8来产生第一偶数存储体选择信号LBE和第一奇数存储体选择信号LBO。可以基于写入存储体选择信号CBA<0:7>来产生偶数/奇数存储体信号CBAE。例如，当写入存储体选择信号CBA<0:7>与包括在第一偶数存储体和第二偶数存储体中的第零存储体MB0、第二存储体MB2、第四存储体MB4和第六存储体MB6之中的一个相关时，偶数/奇数存储体信号CBAE可以为低电平。例如，当写入存储体选择信号CBA<0:7>与包括在第一奇数存储体和第二奇数存储体中的第一存储体MB1、第三存储体MB3、第五存储体MB5和第七存储体MB7之中的一个相关时，偶数/奇数存储体信号CBAE可以为高电平。第二存储体选择信号发生器820可以基于偶数/奇数存储体信号CBAE、同步存储体选择信号XAD和字节操作模式信号X8来产生第二偶数存储体选择信号RBE和第二奇数存储体选择信号RBO。存储体选通发生器830可以基于第一偶数存储体选择信号LBE、第一奇数存储体选择信号LBO、第二偶数存储体选择信号RBE、第二奇数存储体选择信号RBO和时钟信号CLK的互补信号CLKB来产生第一偶数存储体选通信号STBEL、第一奇数存储体选通信号STBOL、第二偶数存储体选通信号STBER和第二奇数存储体选通信号STBOR。
第一存储体选择信号发生器810可以包括：第一与非门ND21、第一反相器IV21、第二与非门ND22、第三与非门ND23、第四与非门ND24、第二反相器IV22、第三反相器IV23、第五与非门ND25、第四反相器IV24和第五反相器IV25。第一与非门ND21可以接收偶数/奇数存储体信号CBAE和复位信号TMB。复位信号TMB可以被输入以将半导体存储装置2复位，并且复位信号TMB可以在除了复位操作之外的操作期间处于高电平。第一反相器IV21可以将偶数/奇数存储体信号CBAE反相。第二与非门ND22可以接收第一反相器IV21的输出和复位信号TMB。第三与非门ND23可以接收同步存储体选择信号XAD、字节操作模式信号X8和复位信号TMB。第四与非门ND24可以接收第一与非门ND21和第三与非门ND23的输出。第二反相器IV22和第三反相器IV23可以通过缓冲第四与非门ND24的输出来输出第一偶数存储体选择信号LBE。第五与非门ND25可以接收第二与非门ND22和第三与非门ND23的输出。第四反相器IV24和第五反相器IV25可以通过缓冲第五与非门ND25的输出来输出第一奇数存储体选择信号LBO。
第二存储体选择信号发生器820可以包括：第一与非门ND31、第一反相器IV31、第二与非门ND32、第二反相器IV32、第三与非门ND33、第四与非门ND34、第三反相器IV33、第四反相器IV34、第五与非门ND35、第五反相器IV35和第六反相器IV36。第一与非门ND31可以接收偶数/奇数存储体信号CBAE和复位信号TMB。第一反相器IV31可以将偶数/奇数存储体信号CBAE反相。第二与非门ND32可以接收第一反相器IV31的输出和复位信号TMB。第二反相器IV32可以将同步存储体选择信号XAD反相。第三与非门ND33可以接收第二反相器IV32的输出、字节操作模式信号X8和复位信号TMB。第四与非门ND34可以接收第一与非门ND31和第三与非门ND33的输出。第三反相器IV33和第四反相器IV34可以通过缓冲第四与非门ND34的输出来输出第二偶数存储体选择信号RBE。第五与非门ND35可以接收第二与非门ND32和第三与非门ND33的输出。第五反相器IV35和第六反相器IV36可以通过缓冲第五与非门ND35的输出来输出第二奇数存储体选择信号RBO。
存储体选通发生器830可以包括第一或非门至第四或非门NR21、NR22、NR23和NR24。第一或非门NR21可以基于所接收的时钟信号CLK的互补信号CLKB和第一偶数存储体选择信号LBE来产生第一偶数存储体选通信号STBEL。第二或非门NR22可以基于所接收的时钟信号CLK的互补信号CLKB和第一奇数存储体选择信号LBO来产生第一奇数存储体选通信号STBOL。第三或非门NR23可以基于所接收的时钟信号CLK的互补信号CLKB和第二偶数存储体选择信号RBE来产生第二偶数存储体选通信号STBER。第四或非门NR24可以基于所接收的时钟信号CLK的互补信号CLKB和第二奇数存储体选择信号RBO来产生第二奇数存储体选通信号STBOR。
当半导体存储装置2在第一字节操作模式下操作时，字节操作模式信号X8可以被使能为高电平。此时，当偶数/奇数存储体信号CBAE可以为低电平并且同步存储体选择信号XAD为低电平时，第一偶数存储体选择信号LBE可以被使能为低电平，并且第一奇数存储体选择信号LBO、第二偶数存储体选择信号RBE和第二奇数存储体选择信号RBO可以被禁止而为高电平。因此，第一或非门NR21可以通过将时钟信号CLK的互补信号CLKB输出为第一偶数存储体选通信号STBEL来使能第一偶数存储体选通信号STBEL。当偶数/奇数存储体信号CBAE为高电平并且同步存储体选择信号XAD为低电平时，第一奇数存储体选择信号LBO可以被使能为低电平，并且第一偶数存储体选择信号LBE、第二偶数存储体选择信号RBE和第二奇数存储体选择信号RBO可以被禁止而为高电平。因此，第二或非门NR22可以通过将时钟信号CLK的互补信号CLKB输出为第一奇数存储体选通信号SYMBOL来使能第一奇数存储体选通信号SYMBOL。当偶数/奇数存储体信号CBAE为低电平并且同步存储体选择信号XAD为高电平时，第二偶数存储体选择信号RBE可以被使能为低电平，并且第一偶数存储体选择信号LBE、第一奇数存储体选择信号LBO和第二奇数存储体选择信号RBO可以被禁止而为高电平。因此，第三或非门NR23可以通过将时钟信号CLK的互补信号CLKB输出为第二偶数存储体选通信号STBER来使能第二偶数存储体选通信号STBER。当偶数/奇数存储体信号CBAE为高电平并且同步存储体选择信号XAD为高电平时，第二奇数存储体选择信号RBO可以被使能为低电平，并且第一偶数存储体选择信号LBE、第一奇数存储体选择信号LBO和第二偶数存储体选择信号RBE可以被禁止而为高电平。因此，第四或非门NR24可以通过将时钟信号CLK的互补信号CLKB输出为第二奇数存储体选通信号STBOR来使能第二奇数存储体选通信号STBOR。
当半导体存储装置2在第二字节操作模式下操作时，字节操作模式信号X8可以被禁止而为低电平。因此，不管同步存储体选择信号XAD如何，第一存储体选择信号发生器810的第三与非门ND23和第二存储体选择信号发生器820的第三与非门ND33的输出可以是高电平。因此，当偶数/奇数存储体信号CBAE为低电平时，第一偶数存储体选择信号LBE和第二偶数存储体选择信号RBE可以被使能为低电平，并且第一或非门NR21和第三或非门NR23可以使能第一偶数存储体选通信号STBEL和第二偶数存储体选通信号STBER。当偶数/奇数存储体信号CBAE为高电平时，第一奇数存储体选择信号LBO和第二奇数存储体选择信号RBO可以被使能为低电平，并且第二或非门NR22和第四或非门NR24可以使能第一奇数存储体选通信号STBOL和第二奇数存储体选通信号STBOR。
参考图2至图8，根据一个实施例的半导体存储装置2的操作可以如下。半导体存储装置2可以在第一字节操作模式中如下操作。例如，当第一字节焊盘21被激活并且第一存储体区域202A的第零存储体MB0被选中以及因此执行写入操作时，可以通过第一字节焊盘21来接收数据，所接收的数据可以被延迟与写入信息WI相对应的时间量，并且所延迟的数据可以被传送到左侧***线260L。激活存储体信息发生电路310可以输出低电平的激活存储体选择信号XA<0>。同步输出电路330可以同步于写入存储体信息发生电路320产生写入存储体选择信号CBA<0>的时间来输出低电平的同步存储体选择信号XAD。因此，***中继器控制电路340可以禁止第一***选通信号STBPL和第二***选通信号STBPR。在实质上执行第一偶数存储体的写入操作的时间处，即，在经过与写入信息WI相对应的时间之后，存储体中继器控制电路350可以使能第一偶数存储体选通信号STBEL，同时可以禁止第一奇数存储体选通信号STBOL、第二偶数存储体选通信号STBER和第二奇数存储体选通信号STBOR。因此，第一偶数存储体中继器231可以基于第一偶数存储体选通信号STBEL来将通过左侧***线260L提供的数据传送到第一偶数存储体线271E。通过第一偶数存储体线271E传送的数据可以被储存在第一存储体区域202A的第零存储体MB0中。此时，因为左侧***中继器211、右侧***中继器212、第一奇数存储体中继器232、第二偶数存储体中继器241和第二奇数存储体中继器242未被驱动，所以第一奇数存储体线271O、中间***线260M、右侧***线260R、第二偶数存储体线272E和第二奇数存储体线272O可能被触发或驱动。因此，可以使针对半导体存储装置2的写入操作的功耗最小化。此外，因为在实质上执行写入操作的时间处第一偶数存储体选通信号STBEL被使能，所以经由左侧***线260L提供的数据可以在精准时间处被传送到第一偶数存储体线271E。
例如，当第一字节焊盘21被激活并且第二存储体区域202B的第一存储体MB1被选中以及因此执行写入操作时，可以通过第一字节焊盘21接收数据并且所接收的数据应该通过右侧***线260R传送到第二存储体区域202B。***中继器控制电路340可以使能第一***选通信号STBPL并且可以禁止第二***选通信号STBPR。存储体中继器控制电路350可以使能第二奇数存储体选通信号STBOR，同时可以禁止第一偶数存储体选通信号STBEL、第一奇数存储体选通信号STBOL和第二偶数存储体选通信号STBER。提供给左侧***线260L的数据可以通过左侧***中继器211传送到中间***线260M。右侧***中继器212可以基于提供给中间***线260M的数据来驱动右侧***线260R。第二奇数存储体中继器242可以基于经由右侧***线260R传送的数据来驱动第二奇数存储体线272O。传送到第二奇数存储体线272O的数据可以被储存在第二存储体区域202B的第一存储体MB1中。此时，左侧***线260L、中间***线260M、右侧***线260R和第二奇数存储体线272O可以被触发和/或被驱动，同时第一偶数存储体线271E、第一奇数存储体线271O和第二偶数存储体线272E可能不被触发或不被驱动。因此，半导体存储装置2可以将通过第一字节焊盘21接收的数据储存到第二存储体区域202B中，同时消耗最小化的功率。
例如，当第二字节焊盘22被激活并且第二存储体区域202B的第一存储体MB1被选中以及因此执行写入操作时，可以通过第二字节焊盘22接收数据，所接收的数据可以被延迟与写入信息WI相对应的时间量，并且所延迟的数据可以被传送到右侧***线260R。激活存储体信息发生电路310可以输出高电平的激活存储体选择信号XA<1>。同步输出电路330可以同步于写入存储体信息发生电路320产生写入存储体选择信号CBA<1>的时间来输出高电平的同步存储体选择信号XAD。因此，***中继器控制电路340可以禁止第一***选通信号STBPL和第二***选通信号STBPR。在实质上执行第二奇数存储体的写入操作的时间处，即，在经过与写入信息WI相对应的时间之后，存储体中继器控制电路350可以使能第二奇数存储体选通信号STBOR，同时可以禁止第一偶数存储体选通信号STBEL、第一奇数存储体选通信号STBOL和第二奇数存储体选通信号STBOR。因此，第二奇数存储体中继器242可以基于第二奇数存储体选通信号STBOR来将经由右侧***线260R提供的数据传送到第二奇数存储体线272O。经由第二奇数存储体线272O传送的数据可以被储存在第二存储体区域202B的第一存储体MB1中。此时，因为左侧***中继器211、右侧***中继器212、第一偶数存储体中继器231、第一奇数存储体中继器232和第二偶数存储体中继器241未被驱动，所以第一偶数存储体线271E、第一奇数存储体线271O、左侧***线260L、中间***线260M和第二偶数存储体线272E可能不被触发或不被驱动。因此，可以使针对半导体存储装置2的写入操作的功耗最小化。此外，因为第二奇数存储体选通信号STBOR在实质上执行写入操作的时间处被使能，所以经由右侧***线260R提供的数据可以在精准时间点处传送到第二奇数存储体线272O。
例如，当第二字节焊盘22被激活并且第一存储体区域202A的第零存储体MB0被选中以及因此执行写入操作时，可以通过第二字节焊盘22接收数据并且所接收的数据应该通过左侧***线260L传送到第一存储体区域202A。***中继器控制电路340可以使能第二***选通信号STBPR并且可以禁止第一***选通信号STBPL。存储体中继器控制电路350可以使能第一偶数存储体选通信号STBEL，同时可以禁止第一奇数存储体选通信号STBOL、第二偶数存储体选通信号STBER和第二存储体选通信号STBOR。经由第二字节焊盘22提供给右侧***线260R的数据可以通过右侧***中继器212传送到中间***线260M。左侧***中继器211可以基于提供给中间***线260M的数据来驱动左侧***线260L。第一偶数存储体中继器231可以基于经由左侧***线260L传送的数据来驱动第一偶数存储体线271E。传送到第一偶数存储体线271E的数据可以被储存在第一存储体区域202A的第零存储体MB0中。此时，右侧***线260R、中间***线260M、左侧***线260L和第一偶数存储体线271E可以被触发和/或被驱动，同时第一奇数存储体线271O、第二偶数存储体线272E和第二奇数存储体线2720可能不被触发或不被驱动。因此，半导体存储装置2可以将经由第二字节焊盘22接收的数据储存到第一存储体区域202A中，同时消耗最小化的功率。
尽管上面已经描述了某些实施例，但是本领域技术人员将理解的是，所描述的实施例仅是示例。因此，半导体存储装置和包括其的半导体***不应基于所描述的实施例来限制。确切地说，本文中描述的半导体存储装置和包括其的半导体***应当仅根据结合以上描述和附图的所附权利要求进行限制。

Claims (24)

1.一种半导体存储装置，包括：
左侧***线，其被配置为耦接第一字节焊盘和第一存储体区域；
右侧***线，其被配置为耦接第二字节焊盘和第二存储体区域；
***中继器，其被配置为基于***选通信号来耦接所述左侧***线和所述右侧***线；
第一存储体中继器，其被配置为基于第一存储体选通信号来耦接所述左侧***线和布置在所述第一存储体区域中的第一存储体线；
第二存储体中继器，其被配置为基于第二存储体选通信号来耦接所述右侧***线和布置在所述第二存储体区域中的第二存储体线；以及
控制电路，其被配置为基于字节信息和存储体选择信息来产生所述***选通信号、所述第一存储体选通信号和所述第二存储体选通信号。
2.根据权利要求1所述的半导体存储装置，
其中，所述第一字节焊盘耦接到第一数据总线，以及
其中，所述第二字节焊盘耦接到第二数据总线。
3.根据权利要求2所述的半导体存储装置，
其中，所述第一字节焊盘和所述第二字节焊盘之中的一个在第一字节操作模式下被激活，以及
其中，所述第一字节焊盘和所述第二字节焊盘都在第二字节操作模式下被激活。
4.根据权利要求1所述的半导体存储装置，其中，当所述第一字节焊盘被激活并且所述第一存储体区域被选中时，所述控制电路被配置为使能所述第一存储体选通信号，并且禁止所述***选通信号和所述第二存储体选通信号。
5.根据权利要求1所述的半导体存储装置，其中，当所述第一字节焊盘被激活并且所述第二存储体区域被选中时，所述控制电路被配置为使能所述***选通信号和所述第二存储体选通信号，并且禁止所述第一存储体选通信号。
6.根据权利要求1所述的半导体存储装置，其中，当所述第二字节焊盘被激活并且所述第一存储体区域被选中时，所述控制电路被配置为使能所述***选通信号和所述第一存储体选通信号，并且禁止所述第二存储体选通信号。
7.根据权利要求1所述的半导体存储装置，其中，当所述第二字节焊盘被激活并且所述第二存储体区域被选中时，所述控制电路被配置为使能所述第二存储体选通信号，并且禁止所述***选通信号和所述第一存储体选通信号。
8.根据权利要求1所述的半导体存储装置，其中，所述***中继器包括：
左侧***中继器，其被配置为基于第一***选通信号和第二***选通信号来耦接所述左侧***线和中间***线；以及
右侧***中继器，其被配置为基于所述第一***选通信号和所述第二***选通信号来耦接所述中间***线和所述右侧***线。
9.根据权利要求8所述的半导体存储装置，
其中，当所述第一字节焊盘被激活并且所述第二存储体区域被选中时，所述控制电路被配置为使能所述第一***选通信号，并且禁止所述第二***选通信号，以及
其中，所述左侧***中继器基于所述第一***选通信号而根据经由所述左侧***线传输的信号来驱动所述中间***线，并且所述右侧***中继器基于所述第一***选通信号而根据经由所述中间***线传输的信号来驱动所述右侧***线。
10.根据权利要求8所述的半导体存储装置，
其中，当所述第二字节焊盘被激活并且所述第一存储体区域被选中时，所述控制电路被配置为使能所述第二***选通信号，并且禁止所述第一***选通信号，以及
其中，所述右侧***中继器基于所述第二***选通信号而根据经由所述右侧***线传输的信号来驱动所述中间***线，并且左侧***中继器基于所述第二***选通信号而根据经由中间***线传输的信号来驱动左侧***线。
11.根据权利要求1所述的半导体存储装置，
其中，所述第一存储体区域包括第一偶数存储体和第一奇数存储体，并且所述第一存储体线包括耦接到所述第一偶数存储体的第一偶数存储体线和耦接到所述第一奇数存储体的第一奇数存储体线，以及
其中，所述第一存储体中继器包括：
第一偶数存储体中继器，其被配置为基于第一偶数存储体选通信号来耦接所述左侧***线和所述第一偶数存储体线；以及
第一奇数存储体中继器，其被配置为基于第一奇数存储体选通信号来耦接所述左侧***线和所述第一奇数存储体线。
12.根据权利要求11所述的半导体存储装置，
其中，所述第二存储体区域包括第二偶数存储体和第二奇数存储体，并且所述第二存储体线包括耦接到所述第二偶数存储体的第二偶数存储体线和耦接到所述第二奇数存储体的第二奇数存储体线，以及
其中，所述第二存储体中继器包括：
第二偶数存储体中继器，其被配置为基于第二偶数存储体选通信号来耦接所述右侧***线和所述第二偶数存储体线；以及
第二奇数存储体中继器，其被配置为基于第二奇数存储体选通信号来耦接所述右侧***线和所述第二奇数存储体线。
13.根据权利要求12所述的半导体存储装置，其中，当所述第一偶数存储体被选中时，所述控制电路被配置为使能所述第一偶数存储体选通信号，并且禁止所述第一奇数存储体选通信号、所述第二偶数存储体选通信号和所述第二奇数存储体选通信号。
14.根据权利要求12所述的半导体存储装置，其中，当所述第一奇数存储体被选中时，所述控制电路被配置为使能所述第一奇数存储体选通信号，并且禁止所述第一偶数存储体选通信号、所述第二偶数存储体选通信号和所述第二奇数存储体选通信号。
15.根据权利要求12所述的半导体存储装置，其中，当所述第二偶数存储体被选中时，所述控制电路被配置为使能所述第二偶数存储体选通信号，并且禁止所述第二奇数存储体选通信号、所述第一偶数存储体选通信号和所述第一奇数存储体选通信号。
16.根据权利要求12所述的半导体存储装置，其中，当所述第二奇数存储体被选中时，所述控制电路被配置为使能所述第二奇数存储体选通信号，并且禁止所述第二偶数存储体选通信号、所述第一偶数存储体选通信号和所述第一奇数存储体选通信号。
17.根据权利要求12所述的半导体存储装置，其中，所述控制电路包括：
激活存储体信息发生电路，其被配置为基于地址信号来产生激活存储体选择信号；
写入存储体信息发生电路，其被配置为基于地址信号和命令信号来产生写入存储体选择信号；
同步输出电路，其被配置为响应于所述写入存储体选择信号而将所述激活存储体选择信号输出为同步存储体选择信号；
***中继器控制电路，其被配置为基于所述同步存储体选择信号、所述字节信息和时钟信号来产生第一***选通信号和第二***选通信号；以及
存储体中继器控制电路，其被配置为基于所述写入存储体选择信号、所述同步存储体选择信号、所述字节信息和时钟信号来产生所述第一偶数存储体选通信号、所述第一奇数存储体选通信号、所述第二偶数存储体选通信号和所述第二奇数存储体选通信号。
18.根据权利要求17所述的半导体存储装置，其中，所述写入存储体信息发生电路被配置为基于写入信息来调节输出所述写入存储体选择信号的时间。
19.一种半导体存储装置，包括：
左侧***线，其被配置为耦接第一字节焊盘和第一存储体区域；
右侧***线，其被配置为耦接第二字节焊盘和第二存储体区域；
左侧***中继器，其被配置为基于第一***选通信号和第二***选通信号来耦接左侧***线和中间***线；
右侧***中继器，其被配置为基于所述第一***选通信号和所述第二***选通信号来耦接所述中间***线和右侧***线；以及
控制电路，其被配置为基于字节信息和存储体选择信息来产生所述第一***选通信号和所述第二***选通信号，并且基于写入信息来调节输出所述第一***选通信号和所述第二***选通信号的时间。
20.根据权利要求19所述的半导体存储装置，
其中，所述第一字节焊盘耦接到第一数据总线，以及
其中，所述第二字节焊盘耦接到第二数据总线。
21.根据权利要求20所述的半导体存储装置，
其中，所述第一字节焊盘和所述第二字节焊盘之中的一个在第一字节操作模式下被激活，以及
其中，所述第一字节焊盘和所述第二字节焊盘都在第二字节操作模式下被激活。
22.根据权利要求19所述的半导体存储装置，
进一步包括：
第一存储体中继器，其被配置为基于第一存储体选通信号来耦接所述左侧***线和第一存储体线；以及
第二存储体中继器，其被配置为基于第二存储体选通信号来耦接所述右侧***线和第二存储体线，
其中，所述控制电路被配置为基于所述字节信息、所述存储体选择信息和所述写入信息来进一步产生所述第一存储体选通信号和所述第二存储体选通信号。
23.根据权利要求22所述的半导体存储装置，
其中，所述第一存储体区域包括第一偶数存储体和第一奇数存储体，并且所述第一存储体线包括耦接到所述第一偶数存储体的第一偶数存储体线和耦接到所述第一奇数存储体的第一奇数存储体线，以及
其中，所述第一存储体中继器包括：
第一偶数存储体中继器，其被配置为基于第一偶数存储体选通信号来耦接所述左侧***线和所述第一偶数存储体线；以及
第一奇数存储体中继器，其被配置为基于第一奇数存储体选通信号来耦接所述左侧***线和所述第一奇数存储体线。
24.根据权利要求23所述的半导体存储装置，
其中，所述第二存储体区域包括第二偶数存储体和第二奇数存储体，并且所述第二存储体线包括耦接到所述第二偶数存储体的第二偶数存储体线和耦接到所述第二奇数存储体的第二奇数存储体线，以及
其中，所述第二存储体中继器包括：
第二偶数存储体中继器，其被配置为基于第二偶数存储体选通信号来耦接所述右侧***线和所述第二偶数存储体线；以及
第二奇数存储体中继器，其被配置为基于第二奇数存储体选通信号来耦接所述右侧***线和所述第二奇数存储体线。
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