CN109698163A - 一种半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，所述方法包括：提供半导体衬底，在所述半导体衬底上形成图案化的硬掩膜层；形成横跨所述硬掩膜层的伪栅极；形成覆盖所述半导体衬底和所述硬掩膜层的层间介电层；去除所述伪栅极，以在所述层间介电层中形成栅极凹槽；以所述栅极凹槽底部暴露的硬掩膜层为掩膜刻蚀所述半导体衬底，以形成鳍片；在所述栅极凹槽的侧壁上形成不对称k值间隙壁。本发明提供的半导体器件及其制造方法，能够缩小半导体器件的尺寸，并提高半导体器件的性能。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍式场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
然而，随着半导体器件密度不断提高、尺寸不断缩小，现有的鳍式场效应晶体管制造工艺无法满足不断缩小的工艺节点的需求。全包围栅场效应晶体管能够达到7nm工艺节点，然而，全包围栅场效应晶体管制造工艺复杂，制造成本高。
因此，为了解决上述问题，有必要提出一种新的半导体器件及其制造方法。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一种半导体器件的制造方法，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成图案化的硬掩膜层；
形成横跨所述硬掩膜层的伪栅极；
形成覆盖所述半导体衬底和所述硬掩膜层的层间介电层；
去除所述伪栅极，以在所述层间介电层中形成栅极凹槽；
以所述栅极凹槽底部暴露的硬掩膜层为掩膜刻蚀所述半导体衬底，以形成鳍片；
在所述栅极凹槽的侧壁上形成不对称k值间隙壁。
示例性地，形成所述不对称k值间隙壁的方法包括：
形成覆盖所述栅极凹槽的底部和侧壁的低k间隙壁层；
对位于所述栅极凹槽底部的低k间隙壁层执行离子注入；
刻蚀去除位于所述栅极凹槽底部的低k间隙壁层；
使用等离子带束氧化方法对位于源极一侧远离所述栅极凹槽侧壁的低k间隙壁层进行定向氧化，以形成高k间隙壁层。
示例性地，所述硬掩膜层包括由下至上依次层叠的氧化物层和氮化硅层，所述离子注入的对象还包括所述氮化硅层，所述刻蚀同时去除经离子注入的所述氮化硅层。
示例性地，所述离子注入包括H2离子注入，所述刻蚀的方法包括湿法刻蚀。
示例性地，在形成所述不对称k值间隙壁之后，还包括：
在所述半导体衬底的NMOS区域和PMOS区域分别形成覆盖所述鳍片的栅极介电层；以及
在所述半导体衬底的NMOS区域和PMOS区域分别形成填充所述栅极凹槽的金属栅极。
示例性地，所述伪栅极为使用旋涂方法形成的无定形碳层。
示例性地，在形成所述层间介电层之前，还包括对所述半导体衬底进行源漏离子注入，以定义源漏区的步骤。
示例性地，所述半导体衬底包括SOI衬底，所述鳍片形成于所述SOI衬底顶部的硅层中。
本发明还提供一种半导体器件，包括：
半导体衬底，所述半导体衬底上形成有鳍片；
形成于所述半导体衬底上的层间介电层，在所述鳍片上方的所述层间介电层中形成有栅极凹槽；
形成于所述栅极凹槽中的金属栅极，所述金属栅极横跨所述鳍片；以及
形成于所述栅极凹槽侧壁上的不对称k值间隙壁。
示例性地，所述不对称k值间隙壁包括：
位于源极一侧的远离所述栅极凹槽侧壁的高k间隙壁层和靠近所述栅极凹槽侧壁的低k间隙壁层；以及
位于漏极一侧的低k间隙壁层。
本发明提供的半导体器件及其制造方法，能够缩小半导体器件的尺寸，并提高半导体器件的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了本发明一个实施例提供的半导体器件的制造方法的工艺流程图。
图2A-图8为根据本发明一个实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
随着半导体器件密度不断提高、尺寸不断缩小，现有的鳍式场效应晶体管制造工艺无法满足不断缩小的工艺节点的需求。全包围栅场效应晶体管能够达到7nm工艺节点，然而，全包围栅场效应晶体管制造工艺复杂，制造成本高。
针对上述问题，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成图案化的硬掩膜层；形成横跨所述硬掩膜层的伪栅极；形成覆盖所述半导体衬底和所述硬掩膜层的层间介电层；去除所述伪栅极，以在所述层间介电层中形成栅极凹槽；以所述栅极凹槽底部暴露的硬掩膜层为掩膜刻蚀所述半导体衬底，以形成鳍片；在所述栅极凹槽的侧壁上形成不对称k值间隙壁。
形成所述不对称k值间隙壁的方法包括：形成覆盖所述栅极凹槽的底部和侧壁的低k间隙壁层；对位于所述栅极凹槽底部的低k间隙壁层执行离子注入；刻蚀去除位于所述栅极凹槽底部的低k间隙壁层；使用等离子带束氧化方法对位于源极一侧远离所述栅极凹槽侧壁的低k间隙壁层进行定向氧化，以形成高k间隙壁层。
所述硬掩膜层包括由下至上依次层叠的氧化物层和氮化硅层，所述离子注入的对象还包括所述氮化硅层，所述刻蚀同时去除经离子注入的所述氮化硅层。
所述离子注入包括H2离子注入，所述刻蚀的方法包括湿法刻蚀。
在形成所述不对称k值间隙壁之后，还包括：在所述半导体衬底的NMOS区域和PMOS区域分别形成覆盖所述鳍片的栅极介电层；以及在所述半导体衬底的NMOS区域和PMOS区域分别形成填充所述栅极凹槽的金属栅极。
所述伪栅极为使用旋涂方法形成的无定形碳层。
在形成所述层间介电层之前，还包括对所述半导体衬底进行源漏离子注入，以定义源漏区的步骤。
所述半导体衬底包括SOI衬底，所述鳍片形成于所述SOI衬底顶部的硅层中。
本发明提供的半导体器件及其制造方法，能够缩小半导体器件的尺寸，并提高半导体器件的性能。
为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
下面将参照图1以及图2A～图8，对本发明一实施方式的半导体器件的制造方法做详细描述。其中，图2A为半导体器件垂直于栅极延伸方向的剖视图，图2B为半导体器件垂直于衬底方向的俯视图，以此类推。图8为图7A、7B所示半导体器件的鳍片结构沿栅极方向的剖视图。
首先，进行步骤101，如图2A、2B所示，提供半导体衬底，并在所述半导体衬底上形成图案化的硬掩膜层。
其中，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。本实施例中，所述半导体衬底为SOI衬底，包括埋氧层200和硅层201，如图2A所示。
接着，在半导体衬底上形成图案化的硬掩膜层202。本实施例中，所述硬掩模层202为硬掩膜叠层。示例性地，首先形成覆盖所述半导体衬底的硬掩膜叠层，形成所述硬掩膜叠层的形成方法可以采用本领域技术人员所熟习的各种适宜的工艺，例如物理气相沉积法工艺或化学气相沉积工艺等。本实施例中，所述硬掩膜叠层为自下而上层叠的氧化物层和氮化硅层。接着，图案化所述硬掩膜叠层，以形成图案化的硬掩膜层202，所述图案化的硬掩膜层202为用于刻蚀半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜。
执行步骤102，继续参考图2A、2B，形成横跨所述硬掩膜层202的伪栅极203。
示例性地，采用旋涂工艺在所述衬底及所述硬掩膜层202表面形成伪栅极材料层；接着在所述伪栅极材料层表面形成图形化的掩模层，以所述图形化的掩模层对所述伪栅极材料层进行刻蚀，形成横跨所述硬掩膜层的伪栅极203。接着还可在所述伪栅极两侧形成侧墙。在本实施例中，伪栅极材料层为采用旋涂工艺形成的旋涂材料层，旋涂工艺形成的伪栅极材料层表面平整度高，均匀性好，在其他实施例中，也可以采用化学气相沉积法形成所述伪栅极材料层。在本实施例中，伪栅极材料层的材料为有机硅氧烷，在其他实施例中，所述伪栅极材料层的材料还可以为碳氧化硅、无定形碳或其他有机抗反射涂层材料。接着，以所述伪栅极203为掩膜对伪栅极两侧的半导体衬底进行离子注入以定义源漏区。
执行步骤103，如图3A、3B所示，在所述半导体衬底和所述硬掩膜层202上形成层间介电层204，所述层间介电层204的顶部与所述伪栅极203的顶部齐平。
具体地，首先，沉积形成层间介电层，以覆盖所述伪栅极。所述层间介电层可以为任何具有隔离作用的绝缘材料，例如氧化硅、氮氧化硅(SiON)等。可以采用本领域技术人员熟知的任何沉积方法形成该层间介电层，包括但不限于化学气相沉积法、物理气相沉积法或原子层沉积法等，也可采用可流动性化学气相沉积工艺实施所述沉积。之后，执行平坦化工艺，使所述层间介电层204的顶部与所述伪栅极203的顶部齐平，所述平坦化工艺例如为化学机械研磨(CMP)工艺等。
执行步骤103，如图4A、4B所示，去除所述伪栅极203，以在所述层间介电层204中形成栅极凹槽。可以采用本领域技术人员熟知的灰化工艺或湿法刻蚀工艺等实施所述去除。去除所述伪栅极后，在所述层间介电层204中形成了栅极凹槽，所述栅极沟槽的底部暴露硬掩膜层202以及未被所述硬掩膜层202覆盖的半导体衬底201。
执行步骤104，如图5A、5B所示，以所述栅极凹槽底部暴露的硬掩膜层202为掩膜刻蚀所述半导体衬底201，以形成鳍片。
本实施例中，所述半导体衬底为绝缘体上硅(SOI)衬底，所述鳍片形成于所述硅层201中。所述刻蚀采用各向异性的干法刻蚀工艺，所述干法刻蚀工艺以所述硬掩膜层202和所述层间介电层204为掩膜纵向刻蚀所述硅层201，以埋氧层200为刻蚀停止层，从而形成若干垂直于所述半导体衬底的鳍片。所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光烧蚀。可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。可以采用例如终点检测技术或控制刻蚀时间的方法来控制刻蚀终点。上述后鳍片(Fin-last)方法形成的鳍片仅形成于栅极凹槽的下方，因而后续在所述栅极凹槽中形成金属栅极之后，所述鳍片仅形成于金属栅极下方，从而避免鳍片发生弯曲，因而可以降低所述鳍片的厚度，缩小最终形成的半导体器件的尺寸。
执行步骤105，如图6A、6B所示，在所述栅极凹槽的侧壁上形成间隙壁。本实施例中，所述间隙壁为不对称k值间隙壁。具体地，所述不对称k值间隙壁包括形成于源极一侧的高k间隙壁层205a和低k间隙壁层205b，以及形成于漏极一侧的低k间隙壁层205b。所述不对称k值间隙壁可增强电路延迟和鲁棒性，提高静电控制能力，并避免使用单一的高k间隙壁所造成的过高的边缘电容。
示例性地，首先沉积形成低k间隙壁层，所述低k间隙壁层覆盖栅极凹槽的侧壁以及所述硬掩膜层，所述沉积方法例如为原子层沉积(ALD)法；接着，执行离子注入，以选择性地破坏水平方向的低k间隙壁层，所述离子注入的注入源例如为H2或He，本实施例中所述离子注入为H2离子注入；接着，执行刻蚀工艺以去除经离子注入的低k间隙壁层，并保留位于侧壁上的低k间隙壁层，所述刻蚀方法为湿法刻蚀，所述湿法刻蚀的刻蚀液例如为稀氢氟酸(DHF)。
示例性地，所述离子注入的对象还包括所述硬掩膜层中位于顶部的氮化硅层202b，在执行刻蚀步骤时，所述经离子注入的氮化硅层202b也被去除。
接着，对位于源极一侧远离所述栅极凹槽侧壁的低k间隙壁层进行定向氧化，以形成高k间隙壁层205a。示例性地，可使用等离子带束氧化(Plasma ribbon beamoxidization)方法实现所述定向氧化。上述形成不对称k值间隙壁的方法无需对栅极凹槽侧壁上的间隙壁层进行光刻及刻蚀，从而简化了工艺流程，并能够避免光刻和刻蚀工艺对间隙壁层造成的损伤。
接着，如图7A、7B以及图8所示，在所述半导体衬底的NMOS区域和PMOS区域分别形成覆盖所述鳍片的栅极介电层207a、207b；以及在所述半导体衬底的NMOS区域和PMOS区域分别形成填充所述栅极凹槽的金属栅极206a、206b。
示例性地，首先在半导体衬底的NMOS区域和PMOS区域分别形成覆盖鳍片的栅极介电层207a、207b。所述栅极介电层的材料例如为SiON。接着，分别在所述NMOS区域和所述PMOS区域的栅极凹槽中形成金属栅极206a、206b。作为示例，金属栅极206a、206b的材料包括钨或铝等。可使用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺等沉积金属栅极材料层，然后执行平坦化工艺对器件表面进行平坦化处理，直至露出层间介电层205时终止。所述平坦化工艺例如为化学机械研磨工艺等。
至此，完成了本发明实施例的半导体器件的制造方法的相关步骤的介绍。可以理解的是，本实施例半导体器件制造方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制造方法的范围内。
对于完整的半导体器件的制造过程还需要其他的前序步骤、中间步骤或者后续步骤，例如形成与栅极结构和源/漏区分别电连接的互连结构等的后端工艺(BEOL)，在此均不再赘述。
本发明提供的半导体器件的制造方法，能够缩小半导体器件的尺寸，并提高半导体器件的性能。
参照图7A、7B及图8，其中示出了根据本发明一实施方式所提供的半导体器件的示意性剖面图。所述半导体器件可以由上述方法制造而成。
如图所示，所述半导体器件包括：半导体衬底，所述半导体衬底上形成有鳍片201；形成于所述半导体衬底上的层间介电层204，在所述鳍片201上方的所述层间介电层204中形成有栅极凹槽；形成于所述栅极凹槽中的金属栅极206a、206b，所述金属栅极206a、206b横跨所述鳍片201；以及形成于所述栅极凹槽侧壁上的不对称k值间隙壁。示例性地，所述不对称k值间隙壁包括位于源极一侧的远离所述栅极凹槽侧壁的高k间隙壁层205a和靠近所述栅极凹槽侧壁的低k间隙壁层205b；以及位于漏极一侧的低k间隙壁层205b。所述半导体器件的具体结构可以参照上文中相应部分的描述，这里为了简洁，不再赘述。
本发明提供的半导体器件，能够缩小半导体器件的尺寸，并提高半导体器件的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成图案化的硬掩膜层；
形成横跨所述硬掩膜层的伪栅极；
形成覆盖所述半导体衬底和所述硬掩膜层的层间介电层；
去除所述伪栅极，以在所述层间介电层中形成栅极凹槽；
以所述栅极凹槽底部暴露的硬掩膜层为掩膜刻蚀所述半导体衬底，以形成鳍片；
在所述栅极凹槽的侧壁上形成不对称k值间隙壁。
2.根据权利要求1所述的制造方法，其特征在于，形成所述不对称k值间隙壁的方法包括：
形成覆盖所述栅极凹槽的底部和侧壁的低k间隙壁层；
对位于所述栅极凹槽底部的低k间隙壁层执行离子注入；
刻蚀去除位于所述栅极凹槽底部的低k间隙壁层；
使用等离子带束氧化方法对位于源极一侧远离所述栅极凹槽侧壁的低k间隙壁层进行定向氧化，以形成高k间隙壁层。
3.根据权利要求2所述的制造方法，其特征在于，所述硬掩膜层包括由下至上依次层叠的氧化物层和氮化硅层，所述离子注入的对象还包括所述氮化硅层，所述刻蚀同时去除经离子注入的所述氮化硅层。
4.根据权利要求2所述的制造方法，其特征在于，所述离子注入包括H2离子注入，所述刻蚀的方法包括湿法刻蚀。
5.根据权利要求1所述的制造方法，其特征在于，在形成所述不对称k值间隙壁之后，还包括：
在所述半导体衬底的NMOS区域和PMOS区域分别形成覆盖所述鳍片的栅极介电层；以及
在所述半导体衬底的NMOS区域和PMOS区域分别形成填充所述栅极凹槽的金属栅极。
6.根据权利要求1所述的制造方法，其特征在于，所述伪栅极为使用旋涂方法形成的无定形碳层。
7.根据权利要求1所述的制造方法，其特征在于，在形成所述层间介电层之前，还包括对所述半导体衬底进行源漏离子注入，以定义源漏区的步骤。
8.根据权利要求1所述的制造方法，其特征在于，所述半导体衬底包括SOI衬底，所述鳍片形成于所述SOI衬底顶部的硅层中。
9.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底上形成有鳍片；
形成于所述半导体衬底上的层间介电层，在所述鳍片上方的所述层间介电层中形成有栅极凹槽；
形成于所述栅极凹槽中的金属栅极，所述金属栅极横跨所述鳍片；以及
形成于所述栅极凹槽侧壁上的不对称k值间隙壁。
10.根据权利要求9所述的半导体器件，其特征在于，所述不对称k值间隙壁包括：
位于源极一侧的远离所述栅极凹槽侧壁的高k间隙壁层和靠近所述栅极凹槽侧壁的低k间隙壁层；以及
位于漏极一侧的低k间隙壁层。
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