CN109672453A - Rs编码器串并混用编码电路、编码方法及rs编码器 - Google Patents

Abstract

本发明公开了一种RS编码器串并混用编码电路、编码方法及RS编码器，编码电路包括串行编码模块、并行编码模块和串并混用控制器，编码方法如下：并行编码模块对输入编码器的数据流的第一预设区域的数据进行一次或多次并行编码，得到并行编码结果；串并混用控制器将并行编码结果转换为串行编码模块的初始状态值，初始状态值的个数与每一次并行编码时输入数据的个数相同；串行编码模块对数据流的第二预设区域的数据进行一次或多次串行编码，得到校验码；根据第一预设区域的数据、第二预设区域的数据与校验码，得到RS编码结果。本发明按预设的并行数据进行并行编码处理，不足并行数据的按串行处理方式，提高编码速度并减少全部采用并行处理时的面积。

Description

RS编码器串并混用编码电路、编码方法及RS编码器

技术领域

本发明涉及RS编码技术领域，特别涉及一种RS编码器串并混用编码电路、编码方法及RS编码器。

背景技术

在用于433MHz的民用长距离通信无线收发通信环境中，由于受到外界的干扰，如其他频率的电磁波、温度、湿度、电磁噪声干扰，在传输过程中，数据会发生错误，一般为了通信的正确性，收发控制器的帧格式中通常采用CRC(循环冗余校验码，Cyclic RedundancyCheck)方式，该方式是最常用的一种查错校验码，其特征是信息字段和校验字段的长度可以任意选定。但它的缺点是只能验错，但不能纠错，所以前向纠错码(FEC)和信道编码是在不可靠或强噪声干扰的信道中传输数据时用来控制错误的一项技术，前向纠错编码技术(FEC)具有引入级联信道编码等增益编码技术的特点，可以自动纠正传输误码的优点，其中RS码的运用较为广泛，RS码的既可以纠正随机错误，又可以纠正突发错误，特别适用于通信速率不高，通信频次低，但对稳定性和正确性要求高的场合。

现有技术应用RS编码时通常采用串行编码的方法，串行编码过程，需要对每个数据源进行在时钟的作用下进行顺序处理，即一个码字接着一个码字串行处理，每个时钟只能处理一个码字，所以编码时长与数据源的长度正相关，如图1所示。这样不仅编码效率不高，而且数据的吞吐率也不大，编码的过长会对收发通信造成较大的时延，不利于整个***传输速率的提高，尤其考虑到对于RS码数据量较大时，其产生的编码延时就会较大，是不被允许的。

为了提高编码效率，现有技术中提出一种并行处理方案，但是这种方式对数据源长度有要求，对于数据源长度不满足并行长度的情况，必须采用补零或者添加冗余数据来处理。目前尚未提出一种无需数据补位而又提高RS编码效率的有效解决方案。

发明内容

为了克服现有技术存在的不足，本发明提供了一种RS编码器串并混用编码电路、编码方法及RS编码器，提供了一种在芯片的数字电路实现的串并混用的硬编码方式，所述技术方案如下：

一方面，本发明提供了一种RS编码器串并混用编码电路，包括串行编码模块、并行编码模块和串并混用控制器，所述RS编码器利用如下方法进行编码：

所述并行编码模块对输入RS编码器的数据流的第一预设区域的数据进行一次或多次并行编码，得到并行编码结果；

所述串并混用控制器将所述并行编码结果转换为串行编码模块的初始状态值，所述初始状态值的个数与每一次并行编码时输入数据的个数相同；

所述串行编码模块对所述数据流的第二预设区域的数据进行一次或多次串行编码，得到校验码；

根据所述第一预设区域的数据、第二预设区域的数据与校验码，得到RS编码结果。

进一步地，基于原(n,k)RS码，其中，k为输入RS编码器的编码数据单元所包含的总数据个数，n为RS编码器输出的RS编码结果所包含的总数据个数；

所述串行编码模块设置有数量均为n-k个的移位寄存器、第一有限域乘法器、第一有限域加法器，相邻的移位寄存器之间通过所述第一有限域加法器连接；

所述并行编码模块设置有数量为n-k个的第二有限域乘法器和一个第二有限域加法器，所述第二有限域乘法器与每一次并行编码时输入的数据一一对应，所述第二有限域加法器用于对所有第二有限域乘法器的输出结果进行有限域加法操作；

并行编码的次数为p＝Z[k/(n-k)]，其中Z[]为取整函数，串行编码的次数为q＝k-p(n-k)，所述第一预设区域包含输入RS编码器的数据流中前p*(n-k)个数据，所述第二预设区域包含在所述第一预设区域后的k-p(n-k)个数据。

进一步地，所述串行编码模块还包括一个第三有限域乘法器、第一控制开关和第二控制开关，所述第一控制开关输入端分别与所述串并混用控制器及排序末端的一个移位寄存器的输出端连接，所述排序末端的一个移位寄存器、第一控制开关均与排序末端的移位寄存器所对应的第一有限域加法器的输入端连接，所述第一有限域加法器的输出端与第三有限域乘法器的输入端连接，所述第三有限域乘法器的输出端与第二控制开关的输入端连接，所述第二控制开关的输出端分别与所有的第一有限域乘法器的输入端连接。

进一步地，所述并行编码模块还包括第三有限域加法器、第四有限域乘法器、当前状态寄存器和反馈状态寄存器，所述第三有限域加法器的输入端分别与第二有限域加法器和第四有限域乘法器的输出端连接，所述第三有限域加法器的输出端与当前状态寄存器连接，所述当前状态寄存器的输出端通过反馈状态寄存器为下一次并行编码提供反馈值，同时所述当前状态寄存器与所述串并混用控制器的输入端连接。

另一方面，本发明提供一种RS编码器串并混用编码方法，基于如上所述的串并混用编码电路，所述编码方法包括：

串并混用控制器接收源码，并从所述源码中获取k个数据；

根据n和k，获取并行编码次数p和串行编码次数q；

按时钟顺序将n-k个数据输入并行编码模块；

判断实际并行编码次数是否达到p，若否，则按时钟顺序将后续n-k个数据输入并行编码模块，并将上一次的并行编码结果反馈到此次并行编码过程中；若是，则串并混用控制器接收最后一次的并行编码结果；

串并混用控制器根据最后一次的并行编码结果，生成n-k个初始状态值，并分别寄存到串行编码模块中的n-k个移位寄存器中；

所述串并混用控制器按时钟顺序将后续单个数据输入串行编码模块；

判断实际串行编码次数是否达到q，若否，则按时钟顺序将后续单个数据输入串行编码模块，并将上一次的串行编码结果反馈到此次串行编码过程中；若是，则串并混用控制器接收最后一次的串行编码结果作为校验码；

所述串并混用控制器根据源码和校验码，控制输出RS编码结果。

进一步地，所述串并混用控制器接收源码，并从所述源码中获取k个数据包括：

若源码中数据个数大于k，则将源码划分为一个或多个具有k个数据的编码数据单元，每个编码数据单元利用如上述的串并混用编码方法进行编码得到编码结果单元，多个编码数据单元对应的编码结果单元组成所述RS编码结果。

进一步地，若源码中数据个数小于k，则将源码补足为k个数据；若划分的最后一个编码数据单元的数据个数小于k，则将最后一个编码数据单元补足为k个数据。

再一方面，本发明还提供了一种串并混用编码型RS编码器，所述RS编码器利用如上所述的串并混用编码方法进行编码。

进一步地，所述RS编码器应用于433MHz的无线通信环境。

本发明提供的技术方案带来的有益效果如下：

1)在RS编码电路中，本发明采用串并混用的方式进行多项式的除法电路编码，提高了电路的编码运行效率，同时避免在源编码电路中引入冗余数据或者零数据，减少的数据量；

2)本发明采用状态方程的迭代方法，对电路的性质进行线性分解，采用线性方程的方式提取源数据和状态的变换矩阵，从数学建模的角度分析了这种电路都具有的矩阵特性，具有可推广性；

3)凡是类似采用线性寄存器方式的RS编码电路，都可以按本发明预设的并行数据进行并行编码处理，然后不足并行数据的按串行处理方式，兼顾了速度和面积，提高了芯片的编码速度和减少了全部采用并行处理时的面积。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术中的RS编码器串行编码电路示意图；

图2是本发明实施例提供的RS编码器串并混用编码电路的具体实现示意图；

图3是本发明实施例提供的RS编码器串并混用编码方法流程图。

其中，附图标记包括：1-串行编码模块，11-移位寄存器，12-第一有限域乘法器，13-第一有限域加法器，14-第三有限域乘法器，15-第一控制开关，16-第二控制开关，2-并行编码模块，21-第二有限域乘法器，22-第二有限域加法器，23-第三有限域加法器，24-第四有限域乘法器，25-当前状态寄存器，26-反馈状态寄存器，3-串并混用控制器。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、装置、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

在典型的多项式除法编码电路中，在该RS(n，k)的编码电路中，k为原始数据长度，n为编码数据长度(最终得到的编码长度)，GF(2m)为该RS的元素域，所以校验位长度为n-k，其中这里的校验位长度设定为2t＝n-k；本发明采用公式推导然后进行状态分解方式，进行提取状态与并行数据的迭代方程，并加以推广，从状态方程角度去做数据处理。

本专利适用于RS(n，k)的编码采用多项式除法电路进行串行编码方案，电路如图1所示，其中该串行编码方案为：

第一步：k位信息码依次串行进入除法电路，同时选择开关选择信息码输出；

第二步：k位信息码全部输入后，断开输入；

第三步：D触发器右移，同时选择开关选择最右端的D触发器作为输出，这样前面的信息码加上后来的监督码(校验码)就构成了RS的编码。

以图1的RS(7,3)编码电路的方案为例，其为典型的多项式除法运算电路，假设待编码数据为m^km^k-1...mⁱm^i-1...m¹，其中mⁱ为3bits宽度的的数据，按时钟顺序进入该电路参与运算，控制开关1用于选择源码和校验位的选择输出，因为RS编码的格式是源码+校验位的位置要求，所以控制开关1首先输出源码，然后再输出寄存器中的校验位，控制开关2用于在输出校验位期间开关进行选择数据0输入，以完成校验位的正常读取工作。

下面以RS(7,3)编码为例来描述寄存器状态D(i)与输入阵列M(i)的迭代方程关系，假设d⁽ⁱ⁾(0)、d⁽ⁱ⁾(1)、d⁽ⁱ⁾(2)、d⁽ⁱ⁾(3)来表示寄存器第i次的状态值，d^(i-1)(0)、d^(i-1)(1)、d^(i-1)(2)、d^(i-1)(3)来表示寄存器第i-1次的状态值，其中初始值d⁽⁰⁾(0)＝0，d⁽⁰⁾(1)＝0，d⁽⁰⁾(2)＝0，d⁽⁰⁾(3)＝0，i＝1，2，3...k，其中，这里的加号+为异或运算，乘号×为伽罗华域有限域乘法，本原多项式为p(x)＝x³+x+1，生成多项式为g(x)＝x⁴+a³x³+x²+ax+a3，则对应图中的除法编码电路中的系数为g₀＝a3，g₁＝a，g₂＝a3，g₃＝1；其中g₄ ^-1＝1，上面的乘法优先级高于加法。

其中，这里的相应的矩阵含义如下，D^(i-1)为第i-1个数据输入后线性寄存器中的状态值，D⁽ⁱ⁾为第i个数据输入后的寄存器的保留值，M⁽ⁱ)为数据矩阵，用来表示第i次的数据源数据，所以并行数据矩阵为M⁽ⁱ⁾、M⁽ⁱ⁺¹⁾、M⁽ⁱ⁺²)、M(ⁱ⁺³)的4个4X1数据矩阵。

从上述可以得到：

多项式除法编码电路的寄存器值为最终的编码校验位输出，所以编码校验位的最终目的是为了获得最后的寄存器状态值，并不需要中间的计算结果，从上述公式中可知，在得到寄存器的D^i-1的状态值后，可以直接从并行输入M⁽ⁱ⁾、M⁽ⁱ⁺¹⁾、M⁽ⁱ⁺²⁾、M⁽ⁱ⁺³⁾由下面公式直接计算出Dⁱ⁺³寄存器状态值，这样就实现的并行的4个数据的编码校验位方法。

而B⁴、B³xG、B²xG、BxG可以提前计算好，这样就可以化简为如下公式：

其中表达式含义如下,

K＝B⁴

当输入数据m源长度为k时，RS(n,k)中的状态个数为n-k个，故并行数据最少为p＝Z[k/(n-k)]，Z[i]表示对i取整数部分，当n-k不能被k整除时,只需在调用p次的并行方程得到D^(p)的状态值，最后的q＝k-p*(n-k)的比特采用串行方式输入起始状态值为D^(p)的多项式除法编码电路，所以需要的总时钟数从串行的k个clock变成p+q个时钟，串并混用的方式既可以保证编码的精简性，无需添加冗余数据的情况下减小编码时间，提高源编码效率。

在本发明的一个实施例中，提供了一种RS编码器串并混用编码电路，参见图2，所述编码电路包括串行编码模块1、并行编码模块2和串并混用控制器3，所述RS编码器利用如下方法进行编码：

所述并行编码模块1对输入RS编码器的数据流的第一预设区域的数据进行一次或多次并行编码，得到并行编码结果；

所述串并混用控制器3将所述并行编码结果转换为串行编码模块2的初始状态值，所述初始状态值的个数与每一次并行编码时输入数据的个数相同；

所述串行编码模块2对所述数据流的第二预设区域的数据进行一次或多次串行编码，得到校验码；

根据所述第一预设区域的数据、第二预设区域的数据与校验码，得到RS编码结果。

下面以原(15,11)RS码为例，对编码电路进行结构描述和编码过程说明，针对其编码器，11代表输入RS编码器的编码数据单元所包含的总数据个数，15代表RS编码器输出的RS编码结果所包含的总数据个数，对此设计编码电路如下：

在串行编码模块1中设置4个的移位寄存器11、4个第一有限域乘法器12、4个第一有限域加法器13，相邻的移位寄存器11之间通过所述第一有限域加法器13连接；还需要设置一个第三有限域乘法器14、第一控制开关15和第二控制开关16，所述第一控制开关15输入端分别与所述串并混用控制器3及排序末端的一个移位寄存器11的输出端连接，所述排序末端的一个移位寄存器11、第一控制开关15均与排序末端的移位寄存器11所对应的第一有限域加法器13的输入端连接，所述第一有限域加法器13的输出端与第三有限域乘法器14的输入端连接，所述第三有限域乘法器14的输出端与第二控制开关16的输入端连接，所述第二控制开关16的输出端分别与所有的第一有限域乘法器12的输入端连接。与所述第一有限域乘法器12不同的是，所述第三有限域乘法器14是用于将上一次的串行编码结果反馈到下一次编码时四个中第一有限域乘法器12中去，如图2中的g₀、g₁、g₂和g₃，而四个第一有限域乘法器12是为了当前一次编码。

在并行编码模块2中设置4个的第二有限域乘法器21和一个第二有限域加法器22，每一次并行编码时输入4个数据，其与四个所述第二有限域乘法器21一一对应，所述第二有限域加法器22用于对所有四个第二有限域乘法器21的输出结果进行有限域加法操作；还需要设置第三有限域加法器23、第四有限域乘法器24、当前状态寄存器25和反馈状态寄存器26，所述第三有限域加法器23的输入端分别与第二有限域加法器22和第四有限域乘法器24的输出端连接，所述第三有限域加法器23的输出端与当前状态寄存器25连接，所述当前状态寄存器25的输出端通过反馈状态寄存器26为下一次并行编码提供反馈值，同时所述当前状态寄存器25与所述串并混用控制器3的输入端连接。同理，所述第二有限域乘法器21与第四有限域乘法器24不同，前者是为了当前一次并行编码，而后者是将上一次并行编码的结果反馈到下一次的并行编码过程中，如图2所示，改进的串并混用电路编码方式中，每次进入并行计算的M数据阵列为4个，分别参与完运算后，生成Dⁱ⁺³，记录该值并反馈给串并混用控制器，D^i-1用于记录上次并行运算的状态寄存器值Dⁱ⁺³，用于下次i＝i+4的反馈状态值。

并行编码的次数为p＝Z[k/(n-k)]，其中Z[]为取整函数，串行编码的次数为q＝k-p(n-k)，所述第一预设区域包含输入RS编码器的数据流中前p*(n-k)个数据，所述第二预设区域包含在所述第一预设区域后的k-p(n-k)个数据，在本实施例中，每次并行编码四个数据，对于11个数据来说，需要先进行2次并行编码(8个数据)，剩余3个数据不需要补位，而直接进行三次串行编码。在上述运算完2次并行运算后，得到的最终D^p状态值写入串行电路的d⁰，d¹，d²，d³初始值，然后剩下的3个数据进行串行运算，然后得到最终的电路状态值D^q，最后通过encode_out端口输出。

在本发明的另一个实施例中，提供一种RS编码器串并混用编码方法，基于如上所述的串并混用编码电路，参见图3，所述编码方法包括：

串并混用控制器接收源码，并从所述源码中获取k个数据；

根据n和k，获取并行编码次数p和串行编码次数q，基于原(15,11)RS码，p＝Z[11/(15-11)]＝2，q＝11-2*(15-11)＝3；

按时钟顺序将4个数据输入并行编码模块，实际并行编码次数count1由初始值0自加1；

判断count1是否等于2，若不等于，则按时钟顺序将后续4个数据输入并行编码模块，并将此次的并行编码结果反馈到下一次并行编码过程中，count1再自加1，直至count1等于2，则串并混用控制器接收最后一次的并行编码结果，也可以判断除去已经并行编码的数据的剩余数据量是否大于4，若是，则按时钟顺序将后续4个数据输入并行编码模块，并将上一次的并行编码结果反馈到此次并行编码过程中；若否，则串并混用控制器接收最后一次的并行编码结果；

串并混用控制器根据最后一次的并行编码结果，生成4个初始状态值，并分别寄存到串行编码模块中的4个移位寄存器(图2中的d⁰，d¹，d²，d³)中；

所述串并混用控制器按时钟顺序将后续单个数据输入串行编码模块，每串行编码一次，则count2自加1；

判断实际串行编码次数是否等于3，若否，则按时钟顺序将后续单个数据输入串行编码模块，并将此次的串行编码结果反馈到下一次串行编码过程中；若count2等于3，则串并混用控制器接收最后一次的串行编码结果作为校验码；

所述串并混用控制器根据源码和校验码，控制输出源码+校验码格式的RS编码结果。

从上述工作流程中可以看出，本发明的方案流程是：

1)上电后做好串并数据转换，同时计算相关的电路参数，例如K、H、I、J、G、p，q等，其中K、H、I、J、G的计算为本领域公知常识，在此不再赘述；

2)初始化并行编码计数器counter1和串行编码计数器counter2，分别去控制并行计算和串行计算的流程；

3)当数据量k刚好被n-k整除时，电路在经过并行计算后就结束了，否则需要经过q次的串行计算电路后再结束流程，比如原(15,10)RS码，经过两次并行编码后就结束了，亦比如原(15,7)RS码，单次对8个数据进行编码，而源码只有7个数据，就不经过并行编码而直接进行串行编码计算。

上文所说的不需要补位是针对源码为11个数据或者11的整数倍的数据，对于输入源码的数据量不是11的整数倍，则需要补足11的整数倍，比如：源码中数据个数为80，则将源码划分为个7个编码数据单元，每个编码数据单元中包括11个数据，剩余80-77＝3个数据需要补8个数据，使其形成最后一个编码数据单元，这样一共是8个编码数据单元，每个编码数据单元利用如上所述的串并混用编码方法进行编码得到编码结果单元，8个编码数据单元对应的编码结果单元组成最终的RS编码结果。

或者源码中数据个数比如为9个(小于11个)，则将源码补2个数据，使其补足为11个数据，形成一个编码数据单元。

需要说明的是，以上以原(15,11)RS码为例，结合图2对串并混用编码的工作方式进行了详细说明，而原(15,11)RS码仅是千万种原RS码中的一种，本发明的保护范围不应受到该码的具体限制，比如对于原(31,23)RS码，则编码电路的串行编码模块应设置8个寄存器，并行编码模块单次输入8个数据进行并行编码，并行编码次数为2次，串行编码次数为7次，将原本需要23次串行编码(23个clock)改进为9次编码(9个clock)，大大提高了编码效率。

在本发明的另一个实施例中，还提供了一种串并混用编码型RS编码器，所述RS编码器利用如上所述的串并混用编码方法进行编码，优选应用于433MHz的无线通信环境，在433MHz的民用无线通信方案中，采用串并混用的纠错的RS编码可以有效增强抗干扰的能力，同时提高了数据编码效率。

本发明按预设的并行数据进行并行编码处理，不足并行数据的按串行处理方式，兼顾了速度和面积，提高了芯片的编码速度和减少了全部采用并行处理时的面积。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种RS编码器串并混用编码电路，其特征在于，包括串行编码模块(1)、并行编码模块(2)和串并混用控制器(3)，所述RS编码器利用如下方法进行编码：

所述并行编码模块对输入RS编码器的数据流的第一预设区域的数据进行一次或多次并行编码，得到并行编码结果；

所述串并混用控制器将所述并行编码结果转换为串行编码模块的初始状态值，所述初始状态值的个数与每一次并行编码时输入数据的个数相同；

所述串行编码模块对所述数据流的第二预设区域的数据进行一次或多次串行编码，得到校验码；

根据所述第一预设区域的数据、第二预设区域的数据与校验码，得到RS编码结果。

2.根据权利要求1所述的串并混用编码电路，其特征在于，基于原(n,k)RS码，其中，k为输入RS编码器的编码数据单元所包含的总数据个数，n为RS编码器输出的RS编码结果所包含的总数据个数；

所述串行编码模块(1)设置有数量均为n-k个的移位寄存器(11)、第一有限域乘法器(12)、第一有限域加法器(13)，相邻的移位寄存器(11)之间通过所述第一有限域加法器(13)连接；

所述并行编码模块(2)设置有数量为n-k个的第二有限域乘法器(21)和一个第二有限域加法器(22)，所述第二有限域乘法器(21)与每一次并行编码时输入的数据一一对应，所述第二有限域加法器(22)用于对所有第二有限域乘法器(21)的输出结果进行有限域加法操作；

并行编码的次数为p＝Z[k/(n-k)]，其中Z[]为取整函数，串行编码的次数为q＝k-p(n-k)，所述第一预设区域包含输入RS编码器的数据流中前p*(n-k)个数据，所述第二预设区域包含在所述第一预设区域后的k-p(n-k)个数据。

3.根据权利要求2所述的串并混用编码电路，其特征在于，所述串行编码模块(1)还包括一个第三有限域乘法器(14)、第一控制开关(15)和第二控制开关(16)，所述第一控制开关(15)输入端分别与所述串并混用控制器(3)及排序末端的一个移位寄存器(11)的输出端连接，所述排序末端的一个移位寄存器(11)、第一控制开关(15)均与排序末端的移位寄存器(11)所对应的第一有限域加法器(13)的输入端连接，所述第一有限域加法器(13)的输出端与第三有限域乘法器(14)的输入端连接，所述第三有限域乘法器(14)的输出端与第二控制开关(16)的输入端连接，所述第二控制开关(16)的输出端分别与所有的第一有限域乘法器(12)的输入端连接。

4.根据权利要求2所述的串并混用编码电路，其特征在于，所述并行编码模块(2)还包括第三有限域加法器(23)、第四有限域乘法器(24)、当前状态寄存器(25)和反馈状态寄存器(26)，所述第三有限域加法器(23)的输入端分别与第二有限域加法器(22)和第四有限域乘法器(24)的输出端连接，所述第三有限域加法器(23)的输出端与当前状态寄存器(25)连接，所述当前状态寄存器(25)的输出端通过反馈状态寄存器(26)为下一次并行编码提供反馈值，同时所述当前状态寄存器(25)与所述串并混用控制器(3)的输入端连接。

5.一种RS编码器串并混用编码方法，其特征在于，基于权利要求2所述的串并混用编码电路，所述编码方法包括：

串并混用控制器接收源码，并从所述源码中获取k个数据；

根据n和k，获取并行编码次数p和串行编码次数q；

按时钟顺序将n-k个数据输入并行编码模块；

判断实际并行编码次数是否达到p，若否，则按时钟顺序将后续n-k个数据输入并行编码模块，并将上一次的并行编码结果反馈到此次并行编码过程中；若是，则串并混用控制器接收最后一次的并行编码结果；

串并混用控制器根据最后一次的并行编码结果，生成n-k个初始状态值，并分别寄存到串行编码模块中的n-k个移位寄存器中；

所述串并混用控制器按时钟顺序将后续单个数据输入串行编码模块；

判断实际串行编码次数是否达到q，若否，则按时钟顺序将后续单个数据输入串行编码模块，并将上一次的串行编码结果反馈到此次串行编码过程中；若是，则串并混用控制器接收最后一次的串行编码结果作为校验码；

所述串并混用控制器根据源码和校验码，控制输出RS编码结果。

6.根据权利要求2所述的串并混用编码方法，其特征在于，所述串并混用控制器接收源码，并从所述源码中获取k个数据包括：

若源码中数据个数大于k，则将源码划分为一个或多个具有k个数据的编码数据单元，每个编码数据单元利用如权利要求5所述的串并混用编码方法进行编码得到编码结果单元，多个编码数据单元对应的编码结果单元组成所述RS编码结果。

7.根据权利要求6所述的串并混用编码方法，其特征在于，若源码中数据个数小于k，则将源码补足为k个数据；若划分的最后一个编码数据单元的数据个数小于k，则将最后一个编码数据单元补足为k个数据。

8.一种串并混用编码型RS编码器，其特征在于，所述RS编码器利用如权利要求5-7中任意一项所述的串并混用编码方法进行编码。

9.根据权利要求8所述的RS编码器，其特征在于，所述RS编码器应用于433MHz的无线通信环境。