CN109671391A - 像素驱动电路及显示面板 - Google Patents

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Abstract

本申请实施例提供的像素驱动电路及显示面板，采用4T1C结构的像素驱动电路对每一像素中的驱动晶体管的阈值电压进行有效补偿，该像素驱动电路的补偿结构较为简单，从而在设计时并不需要占用大量面积。

Description

像素驱动电路及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种像素驱动电路及显示面板。
背景技术
OLED(Organic Light Emitting Diode，有机发光二极管)显示面板具有高亮度、宽视角、响应速度快、低功耗等优点，目前已被广泛地应用于高性能显示领域中。其中，在OLED显示器面板中，像素被设置成包括多行、多列的矩阵状，每一像素通常采用由两个晶体管与一个电容构成，俗称2T1C电路，但晶体管存在阈值电压漂移的问题，因此，OLED像素驱动电路需要相应的补偿结构。目前，OLED像素驱动电路的补偿结构较为复杂，在设计布局时占用大量面积，不利于高PPI(Pixels Per Inch，像素密度)显示面板的设计。
发明内容
本申请实施例的目的在于提供一种像素驱动电路及显示面板，能够解决现有的像素驱动电路的补偿结构较为复杂，在设计布局时占用大量面积的技术问题。
本申请实施例提供一种像素驱动电路，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、电容以及发光器件；
所述第一晶体管的栅极电性连接于第一节点，所述第一晶体管的源极电性连接于第二节点，所述第一晶体管的漏极电性连接于第二电源电压；
所述第二晶体管的栅极电性连接于第二控制信号，所述第二晶体管的源极电性连接于数据信号，所述第二晶体管的漏极电性连接于所述电容的第二端；
所述第三晶体管的栅极电性连接于第一控制信号，所述第三晶体管的源极电性连接于一用于输出预设电流值的电流源，所述第三晶体管的漏极电性连接于所述第一节点；
所述第四晶体管的栅极电性连接于所述第一控制信号，所述第四晶体管的源极电性连接于所述电流源，所述第四晶体管的漏极电性连接于所述第二节点；
所述电容的第一端电性连接于所述第一节点；
所述发光器件的阳极端电性连接于第一电源电压，所述发光器件的阴极端电性连接于所述第二节点。
在本申请所述的像素驱动电路中，所述第一控制信号、所述第二控制信号、所述数据信号相组合先后对应于阈值电压获取阶段、数据电压获取阶段以及发光阶段；所述数据信号包括参考高电位以及显示低电位。
在本申请所述的像素驱动电路中，在所述阈值电压获取阶段，所述第一控制信号为高电位，所述第二控制信号为高电位，所述数据信号为所述参考高电位。
在本申请所述的像素驱动电路中，在所述数据电压获取阶段，所述第一控制信号为低电位，所述第二控制信号为高电位，所述数据信号由所述参考高电位跳变至所述显示低电位。
在本申请所述的像素驱动电路中，在所述发光阶段，所述第一控制信号为低电位，所述第二控制信号为低电位，所述数据信号为所述参考高电位。
在本申请所述的像素驱动电路中，所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管均为低温多晶硅薄膜晶体管、氧化物半导体薄膜晶体管或非晶硅薄膜晶体管。
在本申请所述的像素驱动电路中，流经所述发光器件的电流与所述第一晶体管的阈值电压无关。
在本申请所述的像素驱动电路中，所述第一电源电压的电压值大于所述第二电源电压的电压值。
在本申请所述的像素驱动电路中，所述发光器件为有机发光二极管。
本申请实施例还提供一种显示面板，包括以上所述的像素驱动电路。
本申请实施例提供的像素驱动电路及显示面板，采用4T1C结构的像素驱动电路对每一像素中的驱动晶体管的阈值电压进行有效补偿，该像素驱动电路的补偿结构较为简单，从而在设计时并不需要占用大量面积。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的像素驱动电路的结构示意图；
图2为本申请实施例提供的像素驱动电路的时序图；
图3为申请实施例提供的像素驱动电路在图2所示的驱动时序下的阈值电压获取阶段的通路示意图；
图4为申请实施例提供的像素驱动电路在图2所示的驱动时序下的数据电压获取阶段的通路示意图；
图5为为申请实施例提供的像素驱动电路在图2所示的驱动时序下的发光阶段的通路示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为源极、输出端为漏极。此外本申请实施例所采用的晶体管可以包括P型晶体管和/或N型晶体管两种，其中，P型晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。
请参阅图1，图1为本申请实施例提供的像素驱动电路的结构示意图。如图1所示，本申请实施例提供的像素驱动电路，包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、电容C以及发光器件OLED。发光器件OLED可以为有机发光二极管。也即，本申请实施例采用4T1C结构的像素驱动电路对每一像素中的驱动晶体管的阈值电压进行有效补偿，用了较少的元器件，结构简单稳定，节约了成本。该像素驱动电路中的第一晶体管T1为驱动晶体管。
其中，第一晶体管T1的栅极电性连接于第一节点g，第一晶体管T1的源极电性连接于第二节点s，第一晶体管T1的漏极电性连接于第二电源电压VSS。第二晶体管T2的栅极电性连接于第二控制信号Vs2，第二晶体管T2的源极电性连接于数据信号D，第二晶体管T2的漏极电性连接于电容C的第二端。第三晶体管T3的栅极电性连接于第一控制信号Vs1，第三晶体管T3的源极电性连接于一用于输出预设电流值的电流源A，第三晶体管T3的漏极电性连接于第一节点g。第四晶体管T4的栅极电性连接于第一控制信号Vs1，第四晶体管T4的源极电性连接于电流源A，第四晶体管T4的漏极电性连接于第二节点s。电容C的第一端电性连接于第一节点g。发光器件OLED的阳极端电性连接于第一电源电压Vdd，发光器件OLED的阴极端电性连接于第二节点s。
在一些实施例中，第一电源电压Vdd和第二电源电压VSS均用于输出一预设电压值。此外，在本申请实施例中，第一电源电压Vdd的输出的电压值大于第二电源电压VSS输出的电压值。
在一些实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3以及第四晶体管T4均为低温多晶硅薄膜晶体管、氧化物半导体薄膜晶体管或非晶硅薄膜晶体管。本申请实施例提供的像素驱动电路中的晶体管为同一种类型的晶体管，从而避免不同类型的晶体管之间的差异性对像素驱动电路造成的影响。
请参阅图2，图2为本申请实施例提供的像素驱动电路的时序图。如图2所示，第一控制信号Vs1、第二控制信号Vs2、数据信号D相组合先后对应于阈值电压获取阶段t1、数据电压获取阶段t2以及发光阶段t3。数据信号D包括参考高电位Vref以及显示低电位Vdata。可以理解的，参考高电位Vref的电位值大于显示低电位Vdata的电位值。
在一些实施例中，在阈值电压获取阶段t1，第一控制信号Vs1为高电位，第二控制信号Vs2为高电位，数据信号D为参考高电位Vref。
在一些实施例中，在数据电压获取阶段t2，第一控制信号Vs1为低电位，第二控制信号Vs2为高电位，数据信号D由参考高电位Vref跳变至显示低电位Vdata。
在一些实施例中，在发光阶段t3，第一控制信号Vs1为低电位，第二控制信号Vs2为低电位，数据信号D为参考高电位Vref。
具体的，请参阅图3，图3为申请实施例提供的像素驱动电路在图2所示的驱动时序下的阈值电压获取阶段的通路示意图。首先，结合图2、图3所示，在阈值电压获取阶段t1，第一控制信号Vs1为高电位，第三晶体管T3以及第四晶体管T4打开，电流源A输出一预设电流，经第三晶体管T3输出至第一节点g，以及经第四晶体管T4输出至第二节点s。需要说明的是，该电流源A输出的这一预设电流使得发光器件OLED此时关断，并且该预设电流流经第一晶体管T1，也即，此时第一晶体管T1打开。
与此同时，在阈值电压获取阶段t1，第二控制信号Vs2为高电位，第二晶体管T2打开，数据信号D此时为参考高电位Vref。也即，此时，数据信号D的参考高电位Vref经第二晶体管T2输出至电容C的第二端。另外，由于第一晶体管T1的漏极与第二电源电压VSS电性连接，此时，第一晶体管T1漏极端的电位等于第二电源电压VSS的电位。
在该阈值电压获取阶段t1，第一节点g的电位和第一晶体管T1漏极的电位可以根据以下公式进行设置：Vg＝2Iref/μCox(W/L)+Vth+Vs，Vs＝VSS,其中，Vg为第一节点g的电位，Vs为第一晶体管T1的漏极的电位，Vth第一晶体管T1的阈值电压，VSS为第二电源电压VSS的电位，μ为第一晶体管T1的载流子迁移率，W和L分别为第一晶体管T1的沟道的宽度和长度，Iref为电流源A输出的电流值。
接着，请参阅图4，图4为申请实施例提供的像素驱动电路在图2所示的驱动时序下的数据电压获取阶段的通路示意图。结合图2、图4所示，在数据电压获取阶段t2，第二控制信号Vs2为高电位，第二晶体管T2打开，数据信号D此时由参考高电位Vref跳变至显示低电位Vdata。也即，此时，电容C的第二端的电位也由参考高电位Vref跳变至显示低电位Vdata。
另外，在数据电压获取阶段t2，第一控制信号Vs1为低电位，第三晶体管T3以及第四晶体管T4关闭，也即，此时，电流源A输出的预设电流未能输出至第一节点g以及第二节点s。然而，在阈值电压获取阶段t1时，第一节点g的电位由于电容C的存储作用，第一节点g的电位先是等于阈值电压获取阶段t1时的电位。但是，由于电容C耦合效用，电容C的第二端在数据电压获取阶段t2由参考高电位Vref跳变至显示低电位Vdata。因此，在数据电压获取阶段t2，第一节点g的电位变化量可以近似等于参考高电位Vref与显示低电位Vdata之间的压差。
在该数据电压获取阶段t2，第一节点g的电位和第一晶体管T1漏极的电位可以根据以下公式进行设置：Vg＝2Iref/μCox(W/L)+Vth+Vs+Vdata-Vref，Vs＝VSS,其中，Vg为第一节点g的电位，Vs为第一晶体管T1的漏极的电位，Vth第一晶体管T1的阈值电压，VSS为第二电源电压VSS的电位，μ为第一晶体管T1的载流子迁移率，W和L分别为第一晶体管T1的沟道的宽度和长度，Iref为电流源A输出的电流值，Vdata为数据信号D的显示低电位Vdata，Vref为数据信号D的参考高电位Vref。
最后，请参阅图5，图5为申请实施例提供的像素驱动电路在图2所示的驱动时序下的发光阶段的通路示意图。结合图2、图5所示，在发光阶段t3，第一控制信号为低电位，第二控制信号Vs2为低电位，数据信号D为参考高电位Vref，第二晶体管T2、第三晶体管T3以及第四晶体管T4关闭。由于电容C的存储作用，第一节点g的电位保持不变。也即，第一节点g的电位等于第一节点g在数据电压获取阶段t2时的电位。另外，由于此时第一晶体管T1的漏极与第二电源电压VSS电性连接，第一晶体管T1的漏极的电位等于第二电源电压VSS的电位。
在该发光阶段t3，第一节点g与第一晶体管T1漏极之间的压差可根据以下公式获得：Vgs＝Vg-Vs＝Vg-VSS＝2Iref/μCox(W/L)+Vth+Vdata-Vref，其中，Vgs为第一节点g的电位与第一晶体管T1的漏极的电位之间的压差，Vg为第一节点g的电位，Vs为第一晶体管T1的漏极的电位，Vth第一晶体管T1的阈值电压，VSS为第二电源电压VSS的电位，μ为第一晶体管T1的载流子迁移率，W和L分别为第一晶体管T1的沟道的宽度和长度，Iref为电流源A输出的电流值，Vdata为数据信号D的显示低电位Vdata，Vref为数据信号D的参考高电位Vref。
进一步地，计算流经发光器件OLED的电流的公式为：
IOLED＝1/2Cox(μW/L)(Vg1s－Vth)2，其中IOLED为流经发光器件OLED的电流，μ为第一晶体管T1的载流子迁移率，W和L分别为第一晶体管T1的沟道的宽度和长度，Vg1s为第一晶体管T1T的栅极与漏极极之间的压差，Vth为第一晶体管T1的阈值电压。在本申请实施例中，第一晶体管T1的栅极与漏极极之间的压差等于第一节点g的电位与第二节点s的电位之间的压差。将第一节点g的电位与第一晶体管T1的漏极的电位之间的压差Vgs＝2Iref/μCox(W/L)+Vth++Vdata-Vref代入上式，即有：
IOLED＝1/2Cox(μW/L)(2Iref/μCox(W/L)+Vth+Vdata-Vref-Vth)2
＝1/2Cox(μW/L)(2Iref/μCox(W/L)+Vdata-Vref)2
由此可见，发光器件OLED的电流与第一晶体管T1的阈值电压无关，实现了补偿功能。发光器件OLED发光，且流经发光器件OLED的电流与第一晶体管T1的阈值电压无关。
本身申请实施例还提供一种显示面板，其包括以上所述的像素驱动电路，具体可参照以上对该像素驱动电路的描述，在此不做赘述。
本申请实施例提供的像素驱动电路及显示面板，采用4T1C结构的像素驱动电路对每一像素中的驱动晶体管的阈值电压进行有效补偿，该像素驱动电路的补偿结构较为简单，从而在设计时并不需要占用大量面积。
以上仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种像素驱动电路，其特征在于，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、电容以及发光器件；
所述第一晶体管的栅极电性连接于第一节点，所述第一晶体管的源极电性连接于第二节点，所述第一晶体管的漏极电性连接于第二电源电压；
所述第二晶体管的栅极电性连接于第二控制信号，所述第二晶体管的源极电性连接于数据信号，所述第二晶体管的漏极电性连接于所述电容的第二端；
所述第三晶体管的栅极电性连接于第一控制信号，所述第三晶体管的源极电性连接于一用于输出预设电流值的电流源，所述第三晶体管的漏极电性连接于所述第一节点；
所述第四晶体管的栅极电性连接于所述第一控制信号，所述第四晶体管的源极电性连接于所述电流源，所述第四晶体管的漏极电性连接于所述第二节点；
所述电容的第一端电性连接于所述第一节点；
所述发光器件的阳极端电性连接于第一电源电压，所述发光器件的阴极端电性连接于所述第二节点。
2.根据权利要求1所述的像素驱动电路，其特征在于，所述第一控制信号、所述第二控制信号、所述数据信号相组合先后对应于阈值电压获取阶段、数据电压获取阶段以及发光阶段；所述数据信号包括参考高电位以及显示低电位。
3.根据权利要求2所述的像素驱动电路，其特征在于，在所述阈值电压获取阶段，所述第一控制信号为高电位，所述第二控制信号为高电位，所述数据信号为所述参考高电位。
4.根据权利要求2所述的像素驱动电路，其特征在于，在所述数据电压获取阶段，所述第一控制信号为低电位，所述第二控制信号为高电位，所述数据信号由所述参考高电位跳变至所述显示低电位。
5.根据权利要求2所述的像素驱动电路，其特征在于，在所述发光阶段，所述第一控制信号为低电位，所述第二控制信号为低电位，所述数据信号为所述参考高电位。
6.根据权利要求1所述的像素驱动电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管均为低温多晶硅薄膜晶体管、氧化物半导体薄膜晶体管或非晶硅薄膜晶体管。
7.根据权利要求1所述的像素驱动电路，其特征在于，流经所述发光器件的电流与所述第一晶体管的阈值电压无关。
8.根据权利要求1所述的像素驱动电路，其特征在于，所述第一电源电压的电压值大于所述第二电源电压的电压值。
9.根据权利要求1所述的像素驱动电路，其特征在于，所述发光器件为有机发光二极管。
10.一种显示面板，其特征在于，包括权利要求1-9任一项所述的像素驱动电路。
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