CN109669903A - 一种srio协议的桥接模块设计及优化方法 - Google Patents

一种srio协议的桥接模块设计及优化方法 Download PDF

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Abstract

本发明涉及一种SRIO协议的桥接模块设计及优化方法，其中，包括：桥接模块的打包过程完成数据拆分、添加帧头以及组包发送操作，而解包过程主要完成拆包去帧头以及数据重组操作；数据传输方向依次经过DMA层模块、SRIO_Bridge桥接模块层以及SRIO交换层，由DMA层模块到SRIO_Bridge桥接模块层时，首先将MA层中的传输的数据流拆分成多个数据，在SRIO_Bridge桥接模块层中按照协议同步生成帧头信息，帧头信息拼接；在解包流程中，数据传输方向依次经过SRIO交换层SRIO_Bridge桥接模块层以及DMA层模块，由SRIO交换层到SRIO_Bridge桥接模块层时，组数据拆分成数据和帧头信息；每传输128KByte长度的数据后关闭DMA，然后再次开启DMA，传输下一个128Byte长度的数据。

Description

一种SRIO协议的桥接模块设计及优化方法
技术领域
本发明属于高速数据传输技术领域，基于FPGA提出了一种实现了SRIO高速串行总线桥接模块的设计及优化方法。
背景技术
SRIO作为一种基于包交换的高速串行标准总线，是面向嵌入式***开发提出的高可靠、高性能的互联技术，在集成通信、网络数字信号处理的互联互通方面应用广泛，由于该总线可实现任意拓扑和点对点操作，效率和可靠性极高，能有效的控制拥塞，同时，支持DMA方式的数据传输，对于提升嵌入式***整体性能起到了至关重要的作用。
将基于SRIO协议的数据传输在存储***中应用时，需要完成在传输过程数据包的打包和解包过程，一方面，确保有效载荷能够写入存储单元，另一方面，数据包在传输过程中必须满足SRIO协议规范，现在还缺少能够实现上述技术的方法。
发明内容
本发明的目的在于提供一种SRIO协议的桥接模块设计及优化方法，用于解决上述现有技术的问题。
本发明一种SRIO协议的桥接模块设计及优化方法，其中，包括：桥接模块的打包过程完成数据拆分、添加帧头以及组包发送操作，而解包过程主要完成拆包去帧头以及数据重组操作；数据传输方向依次经过DMA层模块、SRIO_Bridge桥接模块层以及SRIO交换层，由DMA层模块到SRIO_Bridge桥接模块层时，首先将MA层中的传输的数据流拆分成第一数据、第二数据、第三数据、第四数据以及第五数据，在SRIO_Bridge桥接模块层中按照协议同步生成第一帧头信息、第二帧头信息、第三帧头信息、第四帧头信息以及第五帧头信息，分别将第一数据与第一帧头信息拼接成第一组数据，第二数据与第二帧头信息拼接成第二组数据，第三数据与第三帧头信息拼接成第三组数据，第四数据与第四帧头信息拼接成第N组数据、第五数据与第五帧头信息拼接成第N+1组数据；在解包流程中，数据传输方向依次经过SRIO交换层SRIO_Bridge桥接模块层以及DMA层模块，由SRIO交换层到SRIO_Bridge桥接模块层时，首先将第一组数据、第二组数据、第三组数据、第N组数据至第N+1组数据分别拆分成数据和帧头信息、第二数据和第二帧头信息、第三数据和第三帧头信息、第四数据和第四帧头信息、第五数据和第五帧头信息，然后将第一数据、第二数据、、第三数据、第四数据以及第五数据拼接成MA层中的传输的数据流，发送到DMA层模块；每传输128KByte长度的数据后关闭DMA，然后再次开启DMA，传输下一个128Byte长度的数据。
根据本发明的SRIO协议的桥接模块设计及优化方法的一实施例，其中，在开头发送一个64bits的命令字，帧头结构中包含的关键信息：传输类型、传输长度以及传输地址。
根据本发明的SRIO协议的桥接模块设计及优化方法的一实施例，其中，对于接收数据不足128KByte长度的，通过加入超时判断，如果在一段时间内没有数据接收，则表示数据接收完毕，之后主动关断DMA，不重新开启。
本发明的SRIO协议的桥接模块设计及优化方法提供一个桥接模块，负责SRIO IP与存储单元的对接，优化及相关性能测试。
附图说明
图1为SRIO桥接模块的打包/解包结构流程图；
图2为优化前的时间消耗示意图；
图3为优化后的时间消耗示意图。
具体实施方式
为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1为SRIO桥接模块的打包/解包结构流程图，如图1所示，任何一种传输类型，均需要在开头发送一个64bits的命令字，即发送一个特定格式的帧头，帧头结构中包含的关键信息：传输类型、传输长度、传输地址等。其中，Ftype、Ttype表示数据包的传输类型，rdsize/wrsize表示数据包的传输长度，destID表示数据包传送的目的地址ID，sourceID表示发送包的源地址ID。
图1中，N表示有N个256Byte长度的数据；M表示不足256Byte的数据长度为MByte；T表示时钟周期。从上到下的流程表示数据打包过程，相反，从下到上的流程表示数据解包过程。桥接模块的打包过程主要完成数据拆分、添加帧头、组包发送操作，而解包过程主要完成拆包去帧头、数据重组操作。其中，中间层处理数据的长度为256Byte，帧头长度为64Bit，可将DMA获取的数据拆分为N个256Byte长度的数据包，添加64Bit的帧头，组成一个完整的SRIO数据包，经过33个时钟周期发送到SRIO交换模块。
如图1所示，同时，第一数据⑤第二数据⑥第三数据⑦第四数据⑧第五数据⑨帧头信息⑩第二帧头信息⑾第三帧头信息⑿第四帧头信息⒀第五帧头信息⒁在SRIO交换层③SRIO交换层中进一步使用，SRIO交换层中，第一组数据⒂为帧头信息⑩和数据⑤进行拼接后组成的第一组数据；第二组数据⒃为第二帧头信息⑾和第二数据⑥进行拼接后组成的第二组数据；第三组数据⒄为第三帧头信息⑿和第三数据⑦按照256Byte长度的数据依次进行拼接后组成的数据；第N组数据⒅为第四帧头信息⒀和第四数据⑧进行拼接后组成的第N组数据，第N+1组数据⒆为第五帧头信息⒁和第五数据⑨进行拼接后组成的第N+1组数据。
如图1所示，本发明在打包流程设计中，数据传输方向依次经过DMA层模块①SRIO_Bridge桥接模块层②SRIO交换层③，由DMA层模块①到SRIO_Bridge桥接模块层②时，首先将MA层中的传输的数据流④拆分成数据⑤第二数据⑥第三数据⑦第四数据⑧第五数据⑨模块，在SRIO_Bridge桥接模块层②中按照协议同步生成帧头信息⑩第二帧头信息⑾第三帧头信息⑿第四帧头信息⒀第五帧头信息⒁模块，然后，分别将数据⑤与帧头信息⑩拼接成第一组数据⒂、第二数据⑥与第二帧头信息⑾拼接成第二组数据⒃、第三数据⑦与第三帧头信息⑿拼接成第三组数据⒄、第四数据⑧与第四帧头信息⒀拼接成第N组数据⒅、第五数据⑨与第五帧头信息⒁拼接成第N+1组数据⒆。
如图1所示，本发明在解包流程设计中，数据传输方向依次经过SRIO交换层③SRIO_Bridge桥接模块层②DMA层模块①，由SRIO交换层③到SRIO_Bridge桥接模块层②时，首先将第一组数据⒂第二组数据⒃第三组数据⒄第N组数据⒅第N+1组数据⒆分别拆分成数据⑤和帧头信息⑩、第二数据⑥和第二帧头信息⑾、第三数据⑦和第三帧头信息⑿、第四数据⑧和第四帧头信息⒀、第五数据⑨和第五帧头信息⒁，然后将数据⑤第二数据⑥第三数据⑦第四数据⑧第五数据⑨拼接成MA层中的传输的数据流④，发送到DMA层模块①。
如图1所示，本发明在优化前的设计中，每传输256Byte长度的数据后即刻关闭DMA，然后再次开启DMA，传输下一个256Byte长度的数据，即依次完成数据Ⅰ数据Ⅱ数据Ⅲ数据Ⅳ数据V的传输。
如图1所示，本发明在优化前的设计中，在Ⅰ和Ⅱ之间，关闭DMA，然后再开启，需要耗时；在Ⅱ和Ⅲ之间，关闭DMA，然后再开启，需要耗时；在Ⅲ和Ⅳ之间，关闭DMA，然后再开启，需要多次耗时；在Ⅳ和V之间，关闭DMA，然后再开启，需要耗时。
如图1所示，本发明在优化前的设计中，需要频繁的开启、关闭DMA，由于DMA的开启和关闭耗时较长，因此，在优化前，完成整个数据传输过程所消耗的时间较长。
如图1所示，本发明在优化后的设计中，将DMA传输的数据长度由256Byte更改为128KByte，即完成128KByte长度的数据传输后，才关闭DMA一次，即优化后依次完成ⅥⅦ。
如图1所示，本发明在优化后的设计中，只需要在完成128Kbyte长度数据的传输后才关闭DMA一次，大量的减少了开启、关闭DMA的次数，从而减少了耗时，提高了数据传输的效率。
图2为优化前的时间消耗示意图，如图2所示，N表示第N个256Byte的数据，M表示第M个256Byte的数据，其中Ⅰ为数据流中第1个256Byte长度的数据，标记为数据1；Ⅱ为数据流中第2个256Byte长度的数据，标记为数据2；Ⅲ为数据流中第2个256Byte长度的数据往后的一段数据，标记为数据……；Ⅳ为数据流中最后的整256Byte长度的数据，标记为数据N；V为数据流中最后不足256Byte长度的数据，标记为数据M。由于DMA的开启和关断由软件完成，消耗时间较长，频繁的开启、关断DMA对于高速数据传输过程无疑是一个阻力，因此，对于提高数据的传输效率，必须完成SRIO_Bridge桥接模块的进一步优化。
如图2所示，对于接收数据过程，之前的操作是解析接收到数据的帧头，根据解析出的长度信息配置DMA，每次最大配置为256Byte，因此，在接收数据的过程中，如果接收一个足够长的数据，不得不需要频繁开启DMA、解析数据、配置DMA，关闭DMA等一系列操作，由于DMA的开启完全由软件完成，而软件操作消耗时间相比硬件要大得多，因此，优化前的设计在时间消耗上是非常大的。
图1为优化后的时间消耗示意图，如图3所示，N表示第N个256Byte的数据，考虑减少DMA的开启、关断次数，即加大DMA一次性传输数据的数据量。本设计中，为了匹配存储单元对数据的存储特性，在接收数据过程中，将DMA的长度参数设置为128KByte，即每接收完128KByte长度的数据，关闭DMA一次，然后重新开启，对于接收数据不足128KByte长度的，通过加入超时判断，如果在一段时间内没有数据接收，则表示数据接收完毕，之后主动关断DMA，不需要重新开启。基于这种思想，完成了接收数据状态机的优化。优化后的具体时间消耗情况如图3所示。
相比优化之前的结构可以明显看出，优化后的耗时次数明显少于优化前，从理论上分析，这种优化策略对于提高数据传输速率是有效可行的，并在本设计中予以测试验证，具体结果见第四章。关断DMA分两种情况，一种情况是DMA完成了配置长度数据的传输，由硬件逻辑控制结束DMA；另一种情况，DMA未完成配置长度数据的传输，此时，通过硬件逻辑计时并上报软件，由软件判断超时进而控制结束DMA。
针对优化前和优化后的传输速度分别进行测试。以NWRITE_R事务对不同大小数据包进行传输的通信速度测试结果为例，表1为优化后的测试结果。
从表1可以看出，随着数据量的不断增加，数据传输速度接近于稳定值，相比优化前，速度提升了一个数量级，可见，本发明s在第三部分的优化改进是合理有效的，经过反复多次测试，统计结果稳定可靠，未出现丢包误码的情况。
表1 NWRITE事务优化后的数据传输速率统计表
传输字节数(Byte) 128K 256K 1M 4M 8M
传输周期数(个) 0x4705 0x911f 0x2402e 0x90572 0x120c00
传输速度(MB/s) 880 882 885 886 886
本发明的主要目的：DMA层模块①、解决了基于SRIO总线协议的NWRITE事务的桥接模块设计；SRIO_Bridge桥接模块层②、在DMA层模块①的基础上对桥接模块进行了优化，大幅度提高了SRIO的数据传输速度。
本设计采用软硬件协同设计的方法，通过软件完成相关寄存器的配置并发送控制指令，由硬件可编程逻辑完成数据的打包和解包处理，发送数据过程即数据的打包过程，接收数据过程即数据的解包过程。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (3)

1.一种SRIO协议的桥接模块设计及优化方法，其特征在于，包括：
桥接模块的打包过程完成数据拆分、添加帧头以及组包发送操作，而解包过程主要完成拆包去帧头以及数据重组操作；
数据传输方向依次经过DMA层模块、SRIO_Bridge桥接模块层以及SRIO交换层，由DMA层模块到SRIO_Bridge桥接模块层时，首先将MA层中的传输的数据流拆分成第一数据、第二数据、第三数据、第四数据以及第五数据，在SRIO_Bridge桥接模块层中按照协议同步生成第一帧头信息、第二帧头信息、第三帧头信息、第四帧头信息以及第五帧头信息，分别将第一数据与第一帧头信息拼接成第一组数据，第二数据与第二帧头信息拼接成第二组数据，第三数据与第三帧头信息拼接成第三组数据，第四数据与第四帧头信息拼接成第N组数据、第五数据与第五帧头信息拼接成第N+1组数据；
在解包流程中，数据传输方向依次经过SRIO交换层SRIO_Bridge桥接模块层以及DMA层模块，由SRIO交换层到SRIO_Bridge桥接模块层时，首先将第一组数据、第二组数据、第三组数据、第N组数据至第N+1组数据分别拆分成数据和帧头信息、第二数据和第二帧头信息、第三数据和第三帧头信息、第四数据和第四帧头信息、第五数据和第五帧头信息，然后将第一数据、第二数据、、第三数据、第四数据以及第五数据拼接成MA层中的传输的数据流，发送到DMA层模块；
每传输128KByte长度的数据后关闭DMA，然后再次开启DMA，传输下一个128Byte长度的数据。
2.如权利要求1所述的SRIO协议的桥接模块设计及优化方法，其特征在于，在开头发送一个64bits的命令字，帧头结构中包含的关键信息：传输类型、传输长度以及传输地址。
3.如权利要求1所述的SRIO协议的桥接模块设计及优化方法，其特征在于，对于接收数据不足128KByte长度的，通过加入超时判断，如果在一段时间内没有数据接收，则表示数据接收完毕，之后主动关断DMA，不重新开启。
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