CN109643235B - 用于多源混合操作的装置、方法和*** - Google Patents
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Abstract
描述了涉及多源混合操作的***、方法和装置。在一个实施例中，处理器用于执行指令以：接收第一输入向量的第一输入操作数、第二输入向量的第二输入操作数、以及第三输入向量的第三操作数；将来自第一输入向量的每个元素与第二输入向量的每个对应的元素进行比较，以产生第一比较向量；将来自第一输入向量的每个元素与第三输入向量的每个对应的元素进行比较，以产生第二比较向量；将来自第二输入向量的每个元素与第三输入向量的每个对应的元素进行比较，以产生第三比较向量；根据这些比较向量确定针对输入向量的每个元素位置的中间值；以及将这些中间值输出到输出向量中的同一元素位置中。
Description
技术领域
本公开总体上涉及电子学，并且更具体地，本公开的实施例涉及用于多源混合操作的装置、方法和***。
背景技术
处理器或处理器集合执行来自指令集(例如，指令集架构(ISA))的指令。指令集是计算机架构的关于编程的部分，并且一般包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置以及外部输入和输出(I/O)。应当注意，术语指令在本文中可指宏指令或指微指令，该宏指令例如，提供给处理器供执行的指令，该微指令例如，由处理器的解码器解码宏指令所产生的指令。
附图说明
在所附附图中以示例方式而非限制方式图示本公开，在附图中，类似的附图标记指示类似的要素，并且其中：
图1图示出根据本公开的实施例的耦合至存储器的硬件处理器。
图2图示出根据本公开的实施例的表。
图3图示出根据本公开的实施例的控制值表。
图4图示出根据本公开的实施例的用于解码并执行混合(中间)和比较三个向量指令的硬件处理器。
图5图示出根据本公开的实施例的用于解码并执行混合(最低)和比较三个向量指令的硬件处理器。
图6图示出根据本公开的实施例的用于解码并执行混合(最高)和比较三个向量指令的硬件处理器。
图7图示出根据本公开的实施例的用于解码并执行可选择的混合和比较三个向量指令的硬件处理器。
图8图示出根据本公开的实施例的用于解码并执行混合和比较三个向量指令的硬件处理器。
图9图示根据本公开的实施例的流程图。
图10A是图示出根据本公开的实施例的通用向量友好指令格式及其A类指令模板的框图。
图10B是图示出根据本公开的实施例的通用向量友好指令格式及其B类指令模板的框图。
图11A是图示出根据本公开的实施例的用于图10A和图10B中的通用向量友好指令格式的字段的框图。
图11B是图示出根据本公开的一个实施例的构成完整操作码字段的图11A中的专用向量友好指令格式的字段的框图。
图11C是图示出根据本公开的一个实施例的构成寄存器索引字段的图11A中的专用向量友好指令格式的字段的框图。
图11D是图示出根据本公开的一个实施例的构成扩充操作字段1050的图11A中的专用向量友好指令格式的字段的框图。
图12是根据本公开的一个实施例的寄存器架构的框图。
图13A是图示出根据本公开的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线两者的框图。
图13B是图示出根据本公开的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图。
图14A是根据本公开的实施例的单个处理器核以及其到管芯上互连网络的连接以及它的第2级(L2)高速缓存的本地子集的框图。
图14B是根据本公开的实施例的图14A中的处理器核的一部分的展开图。
图15是根据本公开的实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图。
图16是根据本公开的一个实施例的***的框图。
图17是根据本公开的实施例的更具体的示例性***的框图。
图18示出的是根据本公开的实施例的第二更具体的示例性***的框图。
图19示出的是根据本公开的实施例的芯片上***(SoC)的框图。
图20是根据本公开的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。
具体实施方式
在下列描述中，陈述了众多具体细节。然而，应当理解，可在没有这些具体细节的情况下实施本公开的实施例。在其他实例中，未详细示出公知的电路、结构和技术，以免使对本描述的理解模糊。
说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用指示所描述的实施例可包括特定特征、结构或特性，但是，每一个实施例可以不一定包括该特定特征、结构或特征。而且，此类短语不一定是指同一个实施例。进一步地，当结合实施例来描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他实施例而影响此类特征、结构或特性是在本领域技术人员的知识范围之内的。
(例如，具有一个或多个核的)处理器可执行指令(例如，指令线程)以对数据进行操作，从而例如执行算术、逻辑或其他功能。例如，软件可请求操作，并且硬件处理器(例如，该硬件处理器的一个或多个核)可响应于该请求而执行该操作。操作的一个非限制性示例是用于输入多个向量的元素并输出具有经混合的多个元素的向量的混合操作。在某些实施例中，利用对单个指令的执行来完成混合操作。
图1图示出根据本公开的实施例的耦合至(例如，连接至)存储器110的硬件处理器100。所描绘的硬件处理器100包括硬件解码器102(例如，解码单元)和硬件执行单元104。所描绘的硬件处理器100包括(多个)寄存器106。寄存器可包括用于执行例如附加于或替代于对存储器110中的数据的访问(例如，加载或存储)的操作的一个或多个寄存器。注意，本文中的附图可能没有描绘所有的数据通信连接。本领域技术人员将会领会，这是为了不使附图中的某些细节模糊。注意，附图中的双向箭头可以不要求双向通信，例如，它可指示单向通信(例如，去往或来自那个组件或设备)。可在本文中的某些实施例中利用通信路径中的任一路径或通信路径的所有组合。
硬件解码器102可接收(例如，单条)指令(例如，宏指令)，并将该指令解码为例如微指令和/或微操作。硬件执行单元104可执行经解码的指令(例如，宏指令)以执行一个或多个操作。将由解码器102解码的指令以及对于将由执行单元104执行的经解码的指令可以是本文中例如参照图4-图8所讨论的任何指令。本文中的某些实施例可提供混合和比较指令。本文中的某些实施例可提供混合指令。本文中的某些实施例可提供比较指令。
在某些实施例中，操作用于检测值是否在范围之内。作为一个示例，存在区间[X0,X1]，并且仅在该区间上定义对值Y的计算。在一个实施例中，例如，在对输入值Y执行该计算之前，针对命中该区间来检查Y。一种方式是执行：
T＝max(X0,Y) (1)
T＝min(X1,T) (2)
并且当所返回的值T是三个值X0、X1、Υ之间的中间并且在范围[X0,X1]内时，可在之后安全地执行对Y的计算。此类模式可通过从循环的后续迭代取得VL元素来被向量化，随后向量操作min(最小)/max(最大)被应用到值的向量：
T_vec＝vmaxps(X0_vec,Y_vec) (3)
T_vec＝vminps(Xl_vec,T_vec) (4)
此处注意，区间的边界X0和X1可例如对应于向量内的给定偏移在不同的迭代上改变。在某些实施例中，在T变量内存在数据依赖性，这意味着所得到的输出向量不能通过一个周期产生并且要求2*Lat_m个周期，其中，Lat_m是min操作和max操作的等待时间(例如，假定它们相等)。此处的每个向量操作vminps和vmaxps假定操作数的元素对元素比较并且随后通过取得min/max元素来混合向量。
一种替代解决方案是：
K1＝vcmpgtps(X0_vec,Y_vec) (5)
T_vec＝vblendps(K1,X0_vec,Y_vec) (6)
K2＝vcmpltps(X1_vec,T_vec) (7)
T_vec＝vblendps(K2,X1_vec,T_vec) (8)
在其某些实施例中，获得结果的等待时间是2*(Lat_cmp+Lat_blend)≈2*Lat_m，其中，Lat_cmp和Lat_blend分别是比较操作和混合操作的等待时间。
在另一实施例中，附加于或替代确定三元组(例如，X0,X1,X2)的中间值，操作用于例如采用排序来确定最高(例如，上)和最低(例如，下)值。
在两源min/max操作的实施例的情况下，这可利用序列：
T1＝max(X0,X1) (9)
T最高＝max(X2,T1) (10)
T中间＝min(X2,T1) (11)
T最低＝min(X1,T中间) (12)
该序列的执行可取决于在给定架构(例如，ISA)上可并行地作出的比较的数量。本文中的某些实施例改进了以上操作。例如，对于以上操作或操作序列，本文中的某些实施例消除或降低了数据依赖性，例如，以提供小于大约2*Lat_m或小于大约3*Lat_m的等待时间(例如，如果并行地执行min和max操作)。
本文中的某些实施例提供了用于从(例如，相应向量的)输入值的集合返回最低(例如，下)、中间和最高(例如，上)所得值的一条或多条指令。本文中的某些实施例通过使用更多处理器并行性、消除数据依赖性和/或提供更多能量/资源效率而改进提取所得值的执行。
本文中的某些实施例提供多向量(例如，三个或更多个输入向量)混合和比较指令。本文中的某些实施例基于来自不同向量的一组三个(例如，对应的)元素的基本成对比较的中间位结果来提供三个输入向量的三元混合指令。在一个实施例中，通过(例如，嵌入在指令的逻辑电路中的)一组预定义的表和/或控制函数处理位比较结果的向量，从而得到一组逻辑系数。在一个实施例中，利用对应的逻辑系数将输出结果计算为(多个)输入向量的组合。例如，当与以上的min/max操作实施例进行比较时，本文中的某些实施例不具有数据依赖性，例如，所有比较和之后所有的混合操作并行地作出，并且因此具有较低的可能的等待时间。本文中的某些实施例利用在给定处理器(例如，处理器架构)上可用的多个比较器。本文中的某些实施例包括具有足以并行地执行所有要求的比较(例如，一次对三对向量进行比较)的比较器的处理器，例如，实现(Lat_cmp+Lat_blend)～Lat_m的等待时间。本文中的某些实施例例如即使在比较器的数量不足以从对比较的并行执行提取全部益处的情况下也节省处理器资源，例如，其中混合和比较操作(例如，以(多个)比较随后混合的次序)中的比较的结果被重新用于所有输出值。在一个实施例中，为了提取所有的三个值(例如，最低、中间和最高)，利用三个比较操作，而在min/max方式中，要求四个比较操作。在某些实施例中，对三个或更多个(例如，4个、5个、6个、7个、8个、9个、10个等)输入向量执行混合和比较指令。在某些实施例中，混合和比较指令不使用中间寄存器或使用更少的中间寄存器。
考虑被表示为(A,B,C)的3个值，将对这三个值进行排序和混合。在一个实施例中，存在要执行的三个比较，例如，
a＝(B>A)？1:0//如果B>A，则a等于1，如果B不大于A，则a等于零(13)
b＝(C>A)？1:0////如果C>A，则b等于1，如果C不大于A，则b等于零(14)
c＝(C>B)？1:0////如果C>B，则c等于1，如果C不大于B，则c等于零(15)
图2图示出根据本公开的实施例的表200。表200的上部202包括a、b和c的值的所有的八个不同的组合。下面每一列指示针对那八个组合中的每个组合的相对值。基于比较的这些位，可从图2中的表确定最低(L)值、中间(M)值和最高(H)值。表200的下部204指示：对于a、b和c比较输出的所有八个对应的不同组合，值A、B和C中的哪个是最低(L)值、中间(M)值和最高(H)值。例如，如果以上针对三个输入值A、B、C(例如，来自三个向量中的每个向量的向量元素)的比较操作(13)-(15)的结果是如第一列中的a＝1、b＝1且c＝1，则值A是最低(L)值，值B是中间(M)值，并且值C是最高(H)值。在一个实施例中，比较值的某些组合不对应于所利用的(例如，可能的)组合，例如，表200的上部202中的其中a＝1、b＝0且c＝1的值的组合以及其中a＝0、b＝1且c＝0的值的组合包括针对表200的下部204中的对应索引的空(例如，零)值。在一个实施例中，例如，当此类组合对于输入数据(例如，比较值的输入向量)发生时，它们使得对应的(多个)目的地元素保持不变，被归零，或者是未定义的(例如，导致错误)。
图3图示出根据本公开的实施例的控制值表300。控制值表300的上部302包括针对比较操作(13)-(15)的a、b和c的值的所有八个(例如，2^N个，其中，N是被比较的值的数量)不同的组合。下面的每一列指示针对那八个组合中的每个组合的中间值的索引。基于比较的这些位，可从图3中的表确定中间(M)值。对于a、b和c比较输出的所有八个对应的不同组合，控制值表300的下部304提供了用于提取值A、B和C的中间(M)值的索引。在所描绘的实施例中，当将从A源操作数取得目的地值时，M0控制位被设置(例如，被设置为“1”)，当将从B源操作数取得目的地值时，M1控制位被设置(例如，被设置为“1”)，当将从C源操作数取得目的地值时，M2控制位被设置(例如，被设置为“1”)。例如，如果以上针对三个输入值A、B、C(例如，来自三个向量中的每个向量的向量元素)的比较操作(13)-(15)的结果是如第一列中的a＝1、b＝1且c＝1，则第一列中针对(M0,M1,M2)的对应的值是如映射到(A,B,C)的(0,1,0)，例如，其中，高位指示值B是中间(M)值。对于a、b和c比较输出的所有八个对应的不同组合，参见提供用于提取值A、B和C的最低(L)值的索引的控制值表520的下部的实施例的图5中的表520。对于a、b和c比较输出的所有八个对应的不同组合，参见提供用于提取值A、B和C的最高(H)值的索引的控制值表620的下部的实施例的图6中的表620。在一个实施例中，比较值的某些组合不对应于所利用的(例如，可能的)组合，例如，表300的上部302中的其中a＝1、b＝0且c＝1的值的组合以及其中a＝0、b＝1且c＝0的值的组合包括针对表300的下部304中的对应的中间值索引的空(例如，零)值。在一个实施例中，例如，当此类组合对于输入数据(例如，比较值的输入向量)发生时，它们使得对应的(多个)目的地元素保持不变，被归零，或者是未定义的(例如，导致错误)。
在一个实施例中，处理器包括用于从如以下确定的三个元素确定中间值的电路：
if(TF[1][0](a,b,c))M＝A (16)
else if(TF[1][1](a,b,c))M＝B (17)
else if(TF[1][2](a,b,c))M＝C (18)
其中，该电路在该实施例中包括逻辑电路控制函数，该逻辑电路控制函数被定义为：
TF[1][0](a,b,c)＝(a&！b&！c|！a&b&c) (19)
TF[1][1](a,b,c)＝(a&b&c|！(a|b|c)) (20)
TF[1][2](a,b,c)＝(a&b&！c|！a&！b&c) (21)
其中&是按位AND(与)(例如，按位AND门)，！是求逆(例如，NOT(非)逻辑门)，并且|是按位OR(或)(例如，按位OR门)。
现在讨论指令的某些实施例。在一个实施例中，可将数据存储在寄存器和/或存储器中。在一个实施例中，向量是紧缩数据结构。
图4图示出根据本公开的实施例的用于解码并执行混合(中间)和比较三个向量指令401的硬件处理器400。指令401(例如，单条指令)可由解码单元402解码(例如，解码为微指令和/或微操作)，并且经解码的指令可由执行单元404执行。可在(多个)寄存器408和/或存储器410中访问数据。在某些实施例中，混合(中间)和比较三个向量指令402(例如，BLENDCMP3MID)在被执行时将使得从三个输入向量(源src1、src2和src3)(例如，从三个输入向量的输入操作数)输出目的地向量430。例如，指令401可为第一、第二和第三输入向量的每个元素位置确定中间值。
在一个实施例中，指令具有针对其字段的下列格式：
BLENDCMP3MID dest,src1,src2,src3
用于该指令的执行的伪代码可以如下：
其中：
TF[1][0](a,b,c)＝(a&！b&！c|！a&b&c) (22)
TF[1][1](a,b,c)＝(a&b&c|！(a|b|c)) (23)
TF[1][2](a,b,c)＝(a&b&！c|！a&！b&c) (24)
例如，将存储器410中的表420用于TF函数。作为示例实施例，可例如在一个时钟周期中确定比较向量(例如，cmp1、cmp2、cmp3)。例如，可用针对src2与src1的元素比较的“a”的值来填充cmp1，可用针对src3与src1的元素比较的“b”的值来填充cmp2，并且可用针对src3与src2的元素比较的“c”的值来填充cmp3。随后可例如在一个(例如，其他)时钟周期中对(例如，存储在(多个)寄存器中)比较值利用逻辑控制函数，并且可填充目的地向量430。例如，对于具有值(7,5,8)的数据输入元素，cmp1-cmp3中的位的位置(偏移)元素6的比较值是(0,1,1)。执行电路可将此与表420进行比较，并确定(0,1,1)匹配从左侧开始(例如，如果1的左侧列被认为是列1)的第五列并且其下方的索引为(1,0,0)，该索引指示(例如，src1[元素6]、src2[元素6]和src3[元素6]中的)元素6的中间值来自src1，即，值7被存储到目的地向量430(例如，寄存器)的第六个元素位置中。在所描绘的实施例中，输入向量中的每个输入向量具有相同数量的元素，例如，包括数据值的元素。在对指令401进行解码和/或执行指令410之前，可用值来填充表420。在一个实施例中，当对指令401进行解码和/或执行指令指令410时，从存储器取出表420。在另一实施例中，表420被嵌入在执行单元中，并且当经解码的指令被执行时，对应的逻辑电路被激活。在一个实施例中，如果对于一组元素位置存在重复的值，则指令将输出该重复的值。注意，在图4中使用的数据值仅仅是示例。
图5图示出根据本公开的实施例的用于解码并执行混合(最低)和比较三个向量指令501的硬件处理器500。指令501(例如，单条指令)可由解码单元502解码(例如，解码为微指令和/或微操作)，并且经解码的指令可由执行单元504执行。可在(多个)寄存器508和/或存储器510中访问数据。在某些实施例中，混合(最低)和比较三个向量指令501(例如，BLENDCMP3LOW)在被执行时将使得从三个输入向量(源src1、src2和src3)(例如，从三个输入向量的输入操作数)输出目的地向量530。例如，指令501可为第一、第二和第三输入向量的每个元素位置确定最低值。
在一个实施例中，指令具有针对其字段的下列格式：
BLENDCMP3LOW dest,src1,src2,src3
用于该指令的执行的伪代码可以如下：
其中：
TF[0][0](a,b,c)＝(a&b&c|a&b&！c) (25)
TF[0][1](a,b,c)＝(！a&b&c|！a&！b&c) (26)
TF[0][2](a,b,c)＝(a&！b&！c|！(a|b|c)) (27)
例如，将存储器510中的表520用于TF函数。作为示例实施例，可例如在一个时钟周期中确定比较向量(例如，cmp1、cmp2、cmp3)。例如，可用针对src2与src1的元素比较的“a”的值来填充cmp1，可用针对src3与src1的元素比较的“b”的值来填充cmp2，并且可用针对src3与src2的元素比较的“c”的值来填充cmp3。随后可例如在一个(例如，其他)时钟周期中对(例如，存储在(多个)寄存器中的)比较值利用逻辑控制函数，并且可填充目的地向量530。例如，对于具有值(7,5,8)的数据输入元素，cmp1-cmp3中的位的位置(偏移)元素6的比较值是(0,1,1)。执行电路可将此与表520进行比较，并确定(0,1,1)匹配从左侧开始(例如，1的左侧列被认为是列1)的第五列并且其下的索引为(0,1,0)，该索引指示(例如，src1[元素6]、src2[元素6]和src3[元素6]中的)元素6的最低值来自src2，即，值5被存储到目的地向量530(例如，寄存器)的第六个元素位置中。在所描绘的实施例中，输入向量中的每个输入向量具有相同数量的元素，例如，包括数据值的元素。在对指令501进行解码和/或执行指令510之前，可用值来填充表520。在一个实施例中，当对指令501进行解码和/或执行指令510时，从存储器取出表520。在另一实施例中，表520被嵌入在执行单元中，并且当经解码的指令被执行时，对应的逻辑电路被激活。在一个实施例中，如果对于一组元素位置存在重复的值，则指令将输出该重复的值。注意，在图5中使用的数据值仅仅是示例。
图6图示出根据本公开的实施例的用于解码并执行混合(最高)和比较三个向量指令601的硬件处理器600。指令601(例如，单条指令)可由解码单元602解码(例如，解码为微指令和/或微操作)，并且经解码的指令可由执行单元604执行。可在(多个)寄存器608和/或存储器610中访问数据。在某些实施例中，混合(最高)和比较三个向量指令601(例如，BLENDCMP3HIGH)在被执行时将使得从三个输入向量(源src1、src2和src3)(例如，从三个输入向量的输入操作数)输出目的地向量630。例如，指令601可为第一、第二和第三输入向量的每个元素位置确定最高值。
在一个实施例中，指令具有针对其字段的下列格式：
BLENDCMP3HIGH dest,src1,src2,src3
用于该指令的执行的伪代码可以如下：
其中：
TF[2][0](a,b,c)＝(！a&！b&c|！(a|b|c)) (28)
TF[2][1](a,b,c)＝(a&b&！c|a&！b&！c) (29)
TF[2][2](a,b,c)＝(a&b&c|！a&b&c) (30)
例如，将存储器610中的表620用于TF函数。作为示例实施例，可例如在一个时钟周期中确定比较向量(例如，cmp1、cmp2、cmp3)。例如，可用针对src2与src1的元素比较的“a”的值来填充cmp1，可用针对src3与src1的元素比较的“b”的值来填充cmp2，并且可用针对src3与src2的元素比较的“c”的值来填充cmp3。随后可例如在一个(例如，其他)时钟周期中对(例如，存储在(多个)寄存器中的)比较值利用逻辑控制函数，并且可填充目的地向量630。例如，对于具有值(7,5,8)的数据输入元素，cmp1-cmp3中的位的位置(偏移)元素6的比较值是(0,1,1)。执行电路可将此与表620进行比较，并确定(0,1,1)匹配从左侧开始(例如，1的左侧列被认为是列1)的第五列并且其下的索引为(0,0,1)，该索引指示(例如，src1[元素6]、src2[元素6]和src3[元素6]中的)元素6的最高值来自src3，即，值8被存储到目的地向量630(例如，寄存器)的第六个元素位置中。在所描绘的实施例中，输入向量中的每个向量具有相同数量的元素，例如，包括数据值的元素。在对指令601进行解码和/或执行指令601之前，可用值来填充表620。在一个实施例中，当对指令601进行解码和/或执行指令601时，从存储器取出表620。在另一实施例中，表620被嵌入在执行单元中，并且当经解码的指令被执行时，对应的逻辑电路被激活。在一个实施例中，如果对于一组元素位置存在重复的值，则指令将输出该重复的值。注意，在图6中使用的数据值仅仅是示例。
图7图示出根据本公开的实施例的用于解码并执行可选择的混合和比较三个向量指令701的硬件处理器700。指令701(例如，单条指令)可由解码单元702解码(例如，解码为微指令和/或微操作)，并且经解码的指令可由执行单元704执行。可在(多个)寄存器708和/或存储器710中访问数据。在某些实施例中，可选择的混合和比较三个向量指令701(例如，BLENDCMP3SEL)在被执行时将使得从三个输入向量(源src1、src2和src3)(例如，从三个输入向量的输入操作数)输出目的地向量730。例如，指令701可例如基于指令的输入操作数来针对第一、第二和第三输入向量(例如，其中第一、第二和第三输入向量全部)的每个元素位置确定最低值、中间值或最高值中的一个。
在一个实施例中，指令具有针对其字段的下列格式：
BLENDCMP3SEL dest,src1,src2,src3,imm8
用于该指令的执行的伪代码可以如下：
其中：
TF[0][0](a,b,c)＝(a&b&c|a&b&！c) (31)
TF[0][1](a,b,c)＝(！a&b&c|！a&！b&c) (32)
TF[0][2](a,b,c)＝(a&！b&！c|！(a|b|c)) (33)
TF[1][0](a,b,c)＝(a&！b&！c|！a&b&c) (34)
TF[1][1](a,b,c)＝(a&b&c|！(a|b|c)) (35)
TF[1][2](a,b,c)＝(a&b&！c|！a&！b&c) (36)
TF[2][0](a,b,c)＝(！a&！b&c|！(a|b|c)) (37)
TF[2][1](a,b,c)＝(a&b&！c|a&！b&！c) (38)
TF[2][2](a,b,c)＝(a&b&c|！a&b&c) (39)
例如，将存储器710中的表720用于TF函数。作为示例实施例，可例如在一个时钟周期中确定比较向量(例如，cmp1、cmp2、cmp3)。例如，可用针对src2与src1的元素比较的“a”的值来填充cmp1，可用针对src3与src1的元素比较的“b”的值来填充cmp2，并且可用针对src3与src2的元素比较的“c”的值来填充cmp3。随后可例如在一个(例如，其他)时钟周期中对(例如，存储在(多个)寄存器中的)比较值利用逻辑控制函数，并且可填充目的地向量730。例如，对于具有值(7,5,8)的数据输入元素，cmp1-cmp3中的位的位置(偏移)元素6的比较值是(0,1,1)。执行电路可例如基于所如操作数(例如，imm)来确定要返回哪种类型的值(例如，最低、中间或最高)，并且将比较值(例如，0、1、1)与表720中对应于要返回的值的类型(例如，最低、中间或最高)的部分进行比较。在一个示例中，控制(例如，立即数)值为1(例如，指示要确定中间值)，并且比较值(例如，0、1、1)匹配从左开始(例如，如果1的左侧列被认为是列1)的第五列，执行电路将确定针对表720的中间部分(例如，不是最低L0-L2并且不是最高H0-H2部分)的第五列的该比较值下的索引是(1,0,0)，该索引指示(例如，src1[元素6]、src2[元素6]和src3[元素6]中的)元素6的中间值来自src1，即，值7被存储到目的地向量730(例如，寄存器)的第六个元素位置中。对于其他控制值(例如，imm＝0或2)，执行电路可执行类似的操作。在所描绘的实施例中，输入向量中的每个输入向量具有相同数量的元素，例如，包括数据值的元素。在对指令701进行解码和/或执行指令701之前，可用值来填充表720。在另一实施例中，表720被嵌入在执行单元中，并且当经解码的指令被执行时，对应的逻辑电路被激活。在一个实施例中，当对指令701进行解码和/或执行指令701时，从存储器取出表720。在一个实施例中，如果对于一组元素位置存在重复的值，则指令将输出该重复的值。注意，在图7中使用的数据值仅仅是示例。
图8图示出根据本公开的实施例的用于解码并执行混合和比较三个向量指令801的硬件处理器800。指令801(例如，单条指令)可由解码单元802解码(例如，解码为微指令和/或微操作)，并且经解码的指令可由执行单元804执行。可在(多个)寄存器808和/或存储器810中访问(例如，存储)数据。在某些实施例中，混合和比较三个向量指令801(例如，BLENDCMP3)在被执行时将使得从三个输入向量(源src1、src2和src3)(例如，从三个输入向量的输入操作数)输出所有的目的地向量830、832和834。例如，指令801可利用针对第一、第二和第三输入向量(例如，第一、第二和第三向量全部)的每个元素位置的最低值、中间值或最高值来确定相应的目的地向量。在一个实施例中，第一寄存器包括最低元素值，第二寄存器包括中间元素值，并且第三寄存器包括最高元素值，但可利用其他布置。
在一个实施例中，指令具有针对其字段的下列格式：
BLENDCMP3dest1,dest2,dest3,src1,src2,src3
用于该指令的执行的伪代码可以如下：
其中：
TF[0][0](a,b,c)＝(a&b&c|a&b&！c) (40)
TF[0][1](a,b,c)＝(！a&b&c|！a&！b&c) (41)
TF[0][2](a,b,c)＝(a&！b&！c|！(a|b|c)) (42)
TF[1][0](a,b,c)＝(a&！b&！c|！a&b&c) (43)
TF[1][1](a,b,c)＝(a&b&c|！(a|b|c)) (44)
TF[1][2](a,b,c)＝(a&b&！c|！a&！b&c) (45)
TF[2][0](a,b,c)＝(！a&！b&c|！(a|b|c)) (46)
TF[2][1](a,b,c)＝(a&b&！c|a&！b&！c) (47)
TF[2][2](a,b,c)＝(a&b&c|！a&b&c) (48)
例如，将存储器810中的表820用于TF函数。作为示例实施例，可例如在一个时钟周期中确定比较向量(例如，cmp1、cmp2、cmp3)。例如，可用针对src2与src1的元素比较的“a”的值来填充cmp1，可用针对src3与src1的元素比较的“b”的值来填充cmp2，并且可用针对src3与src2的元素比较的“c”的值来填充cmp3。随后可例如在一个(例如，其他)时钟周期中对(例如，存储在(多个)寄存器中的)比较值利用逻辑控制函数，并且可填充目的地向量(830、832、834)。例如，对于具有值(7,5,8)的数据输入元素，cmp1-cmp3中的位的位置(偏移)元素6的比较值是(0,1,1)。执行电路可将该比较值(例如，0、1、1)与表820中对应于要返回的值的每种类型(例如，最低、中间或最高)的部分进行比较。在一个示例中，目的地1(830)用于存储最低值，目的地2(832)用于存储中间值，并且目的地3(834)用于存储最高值。例如，在同一周期中，执行电路随后可确定比较值(例如，0、1、1)匹配从左开始(例如，如果1的左侧列被认为是列1)的第五列，并且执行电路可确定该比较值下面针对表720的最低、中间和最高部分的第五列的索引分别是(0,1,0)、(1,0,0)和(0,0,1)，其指示：(i)(例如，src1[元素6]、src2[元素6]和src3[元素6]中的)元素6的最低值来自src2，即，值5被存储到第一目的地向量830(例如，寄存器)的第六个元素位置中；(ii)(例如，src1[元素6]、src2[元素6]和src3[元素6]中的)元素6的中间值来自src1，即，值7被存储到第二目的地向量832(例如，寄存器)的第六个元素位置中；(iii)例如，src1[元素6]、src2[元素6]和src3[元素6]中的)元素6的中间值来自src3，即，值8被存储到第三目的地向量834(例如，寄存器)的第六个元素位置中。在所描绘的实施例中，输入向量中的每个输入向量具有相同数量的元素，例如，包括数据值的元素。在对指令801进行解码和/或执行指令801之前，可用值来填充表820。在一个实施例中，当对指令801进行解码和/或执行指令801时，从存储器取出表820。在另一实施例中，表820被嵌入在执行单元中，并且当经解码的指令被执行时，对应的逻辑电路被激活。在一个实施例中，如果对于一组元素位置存在重复的值，则如所描绘，指令将输出该重复的值。注意，在图8中使用的数据值仅仅是示例。
在某些实施例中，例如，在其中仅总计三个操作数用于输入和输出操作数的实施例中，目的地寄存器可覆写源寄存器中的一个(例如，对于单个目的地的形式)或所有的源寄存器(例如，对于多个目的地的形式)。
在一个实施例中，执行单元同时输出逻辑操作的所有结果(例如，输入操作数相同)。在一个实施例中，以多个目的地进行的编码是最高效的实施例。
在另一实施例中，多目的地定义被一般化到任何数量的输入/输出向量。在一个实施例中，指令具有针对其字段的下列格式：
BLENDCMPN dest1...destN,src1..srcN
用于该指令的执行的伪代码可以如下：
在一个实施例中，N＝2，其意指最小值和最大值可通过一个比较而不是2个比较(例如，采用vminps+vmaxps)来提取：
例如，指令BLENDCMP2out_min,out_max,src1,src2
相较于：
out_min＝vminps(src1,src2)
out_max＝vmaxps(src1,src2).
在一个实施例中，指令可利用不同的控制函数来执行其他比较操作(例如，大于>被用作示例)。
在另一实施例中，从对指令的执行中取得比较操作。例如，可通过分开的(例如，仅)比较指令和对(例如，混合3的)输入提供的所得到的掩码来完成比较：
例如：
k1＝vcmpge(src2,src1)//大于或等于的比较(ge)
k2＝vcmpge(src3,src1)//大于或等于的比较(ge)
k3＝vcmpge(src3,src2)//大于或等于的比较(ge)
并且随后可执行具有针对其字段的下列格式的指令：
BLEND3k1,k2,k3,dest1,dest2,dest3,src1,src2,src3
用于该指令的执行的伪代码可以如下：
尽管以上描述了向量指令，但在某些实施例中可利用标量版本(例如，仅具有一个元素的向量)。
在另一实施例中，(i)整个表(例如，图7中的表720)在附加的向量操作数中被编码和提供，或者(ii)附加的控制函数集合(例如，TF)通过(例如，立即数)操作数(例如，imm8)在大于2的范围下定义和选择(例如，基于提取较低值、中间值和较高值而预留0、1、2以用于(多个)比较)。
图9图示出根据本公开的实施例的流程图。所描绘的流程900包括：902——利用处理器的解码器将指令解码为经解码的指令；以及904——利用处理器的执行单元执行经解码的指令以：
接收第一输入向量的第一输入操作数、第二输入向量的第二输入操作数、以及第三输入向量的第三操作数；将来自第一输入向量的每个元素与第二输入向量的每个对应的元素进行比较，以产生第一比较向量；将来自第一输入向量的每个元素与第三输入向量的每个对应的元素进行比较，以产生第二比较向量；将来自第二输入向量的每个元素与第三输入向量的每个对应的元素进行比较，以产生第三比较向量；根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的中间值；并且将针对每个元素位置的中间值输出到输出向量中的同一元素位置中。
在一个实施例中，一种处理器包括：解码器，用于将指令解码为经解码的指令；以及执行单元，用于执行经解码的指令以：接收第一输入向量的第一输入操作数、第二输入向量的第二输入操作数、以及第三输入向量的第三操作数，将来自第一输入向量的每个元素与第二输入向量的每个对应的元素进行比较以产生第一比较向量，将来自第一输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第二比较向量，将来自第二输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第三比较向量，根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的中间值，并且将针对每个元素位置的中间值输出到输出向量中的同一元素位置中。执行单元可执行经解码的指令以：通过将来自第一比较向量、第二比较向量和第三比较向量的每组元素位置中的值用作进入控制值表的索引来确定针对每个元素位置的中间值。解码器可将第二指令解码为第二经解码的指令，并且执行单元可执行第二经解码的指令以：接收第一输入向量的第一输入操作数、第二输入向量的第二输入操作数、以及第三输入向量的第三操作数，将来自第一输入向量的每个元素与第二输入向量的每个对应的元素进行比较以产生第一比较向量，将来自第一输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第二比较向量，将来自第二输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第三比较向量，根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的最高值，并且将针对每个元素位置的最高值输出到输出向量中的同一元素位置中。解码器可将第三指令解码为第三经解码的指令，并且执行单元可执行第三经解码的指令以：接收第一输入向量的第一输入操作数、第二输入向量的第二输入操作数、以及第三输入向量的第三操作数，将来自第一输入向量的每个元素与第二输入向量的每个对应的元素进行比较以产生第一比较向量，将来自第一输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第二比较向量，将来自第二输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第三比较向量，根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的最低值，并且将针对每个元素位置的最低值输出到输出向量中的同一元素位置中。解码器可将第二指令解码为第二经解码的指令，并且执行单元可执行第二经解码的指令以：接收第一输入向量的第一输入操作数、第二输入向量的第二输入操作数、以及第三输入向量的第三操作数，将来自第一输入向量的每个元素与第二输入向量的每个对应的元素进行比较以产生第一比较向量，将来自第一输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第二比较向量，将来自第二输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第三比较向量，根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的最低值，并且将针对每个元素位置的最低值输出到输出向量中的同一元素位置中。执行单元可执行经解码的指令以：基于指令的第四输入操作数来确定以下一项：根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的中间值，根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的最高值，以及根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的最低值；并且将针对每个元素位置的中间值、最高值和最低值中的该项输出到输出向量中的同一元素位置中。执行单元可执行经解码的指令以：进行以下确定：根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的中间值，根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的最高值，以及根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的最低值；将针对每个元素位置的中间值输出到第一输出向量中的同一元素位置中；将针对每个元素位置的最高值输出到第二输出向量中的同一元素位置中；并且将针对每个元素位置的最低值输出到第三输出向量中的同一元素位置中。第一输出向量、第二输出向量和第三输出向量可被同时输出。
在另一实施例中，一种方法包括：利用处理器的解码器将指令解码为经解码的指令；以及利用该处理器的执行单元来执行经解码的指令以：接收第一输入向量的第一输入操作数、第二输入向量的第二输入操作数、以及第三输入向量的第三操作数，将来自第一输入向量的每个元素与第二输入向量的每个对应的元素进行比较以产生第一比较向量，将来自第一输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第二比较向量，将来自第二输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第三比较向量，根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的中间值，并且将针对每个元素位置的中间值输出到输出向量中的同一元素位置中。执行可包括：通过将来自第一比较向量、第二比较向量和第三比较向量的每组元素位置中的值用作进入控制值表的索引来确定针对每个元素位置的中间值。该方法可包括：利用解码器将第二指令解码为第二经解码的指令；以及利用执行单元来执行第二经解码的指令以：接收第一输入向量的第一输入操作数、第二输入向量的第二输入操作数、以及第三输入向量的第三操作数，将来自第一输入向量的每个元素与第二输入向量的每个对应的元素进行比较以产生第一比较向量，将来自第一输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第二比较向量，将来自第二输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第三比较向量，根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的最高值，并且将针对每个元素位置的最高值输出到输出向量中的同一元素位置中。该方法可包括：利用解码器将第三指令解码为第三经解码的指令；以及利用执行单元来执行第三经解码的指令以：接收第一输入向量的第一输入操作数、第二输入向量的第二输入操作数、以及第三输入向量的第三操作数，将来自第一输入向量的每个元素与第二输入向量的每个对应的元素进行比较以产生第一比较向量，将来自第一输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第二比较向量，将来自第二输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第三比较向量，根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的最低值，并且将针对每个元素位置的最低值输出到输出向量中的同一元素位置中。该方法可包括：利用解码器将第二指令解码为第二经解码的指令；以及利用执行单元来执行第二经解码的指令以：接收第一输入向量的第一输入操作数、第二输入向量的第二输入操作数、以及第三输入向量的第三操作数，将来自第一输入向量的每个元素与第二输入向量的每个对应的元素进行比较以产生第一比较向量，将来自第一输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第二比较向量，将来自第二输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第三比较向量，根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的最低值，并且将针对每个元素位置的最低值输出到输出向量中的同一元素位置中。利用处理器的执行单元来执行经解码的指令可：基于指令的第四输入操作数来确定以下一项：根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的中间值，根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的最高值，以及根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的最低值；并且将针对每个元素位置的中间值、最高值和最低值中的该项输出到输出向量中的同一元素位置中。利用处理器的执行单元来执行经解码的指令可：进行以下确定：根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的中间值，根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的最高值，以及根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的最低值；将针对每个元素位置的中间值输出到第一输出向量中的同一元素位置中；将针对每个元素位置的最高值输出到第二输出向量中的同一元素位置中；并且将针对每个元素位置的最低值输出到第三输出向量中的同一元素位置中。第一输出向量、第二输出向量和第三输出向量可被同时输出。
在又一实施例中，一种存储有代码的非暂态机器可读介质，该代码在由机器执行时使得该机器执行包括以下步骤的方法：利用处理器的解码器将指令解码为经解码的指令；以及利用该处理器的执行单元来执行经解码的指令以：接收第一输入向量的第一输入操作数、第二输入向量的第二输入操作数、以及第三输入向量的第三操作数，将来自第一输入向量的每个元素与第二输入向量的每个对应的元素进行比较以产生第一比较向量，将来自第一输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第二比较向量，将来自第二输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第三比较向量，根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的中间值，并且将针对每个元素位置的中间值输出到输出向量中的同一元素位置中。执行可包括：通过将来自第一比较向量、第二比较向量和第三比较向量的每组元素位置中的值用作进入控制值表的索引来确定针对每个元素位置的中间值。该方法可包括：利用解码器将第二指令解码为第二经解码的指令；以及利用执行单元来执行第二经解码的指令以：接收第一输入向量的第一输入操作数、第二输入向量的第二输入操作数、以及第三输入向量的第三操作数，将来自第一输入向量的每个元素与第二输入向量的每个对应的元素进行比较以产生第一比较向量，将来自第一输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第二比较向量，将来自第二输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第三比较向量，根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的最高值，并且将针对每个元素位置的最高值输出到输出向量中的同一元素位置中。该方法可包括：利用解码器将第三指令解码为第三经解码的指令；以及利用执行单元来执行第三经解码的指令以：接收第一输入向量的第一输入操作数、第二输入向量的第二输入操作数、以及第三输入向量的第三操作数，将来自第一输入向量的每个元素与第二输入向量的每个对应的元素进行比较以产生第一比较向量，将来自第一输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第二比较向量，将来自第二输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第三比较向量，根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的最低值，并且将针对每个元素位置的最低值输出到输出向量中的同一元素位置中。该方法可包括：利用解码器将第二指令解码为第二经解码的指令；以及利用执行单元来执行第二经解码的指令以：接收第一输入向量的第一输入操作数、第二输入向量的第二输入操作数、以及第三输入向量的第三操作数，将来自第一输入向量的每个元素与第二输入向量的每个对应的元素进行比较以产生第一比较向量，将来自第一输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第二比较向量，将来自第二输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第三比较向量，根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的最低值，并且将针对每个元素位置的最低值输出到输出向量中的同一元素位置中。利用处理器的执行单元来执行经解码的指令可：基于指令的第四输入操作数来确定以下一项：根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的中间值，根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的最高值，以及根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的最低值；并且将针对每个元素位置的中间值、最高值和最低值中的该项输出到输出向量中的同一元素位置中。利用处理器的执行单元来执行经解码的指令可：进行以下确定：根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的中间值，根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的最高值，以及根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的最低值；将针对每个元素位置的中间值输出到第一输出向量中的同一元素位置中；将针对每个元素位置的最高值输出到第二输出向量中的同一元素位置中；并且将针对每个元素位置的最低值输出到第三输出向量中的同一元素位置中。第一输出向量、第二输出向量和第三输出向量可被同时输出。
在另一实施例中，一种处理器包括：用于将指令解码为经解码的指令的装置；以及用于执行经解码的指令以执行以下操作的装置：接收第一输入向量的第一输入操作数、第二输入向量的第二输入操作数、以及第三输入向量的第三操作数，将来自第一输入向量的每个元素与第二输入向量的每个对应的元素进行比较以产生第一比较向量，将来自第一输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第二比较向量，将来自第二输入向量的每个元素与第三输入向量的每个对应的元素进行比较以产生第三比较向量，根据第一比较向量、第二比较向量和第三比较向量确定针对第一输入向量、第二输入向量和第三输入向量的每个元素位置的中间值，并且将针对每个元素位置的中间值输出到输出向量中的同一元素位置中。
在又一实施例中，一种装置包括数据存储设备，该数据存储设备存储代码，该代码在由硬件处理器执行时使得该硬件处理器执行本文中所公开的任何方法。装置可如在具体实施方式中所描述。方法可如在具体实施方式中所描述。
在另一实施例中，一种非暂态机器可读介质存储有代码，该代码在由机器执行时使得该机器执行包括如本文中所公开的任何方法的方法。
本文中的指令的某些实施例改进了纵向向量minmax(最小最大)、minmin(最小最小)和maxmax(最大最大)模式的性能和能量效率。本文中的指令的某些实施例可由编译器使用以用于此类模式的自动向量化。指令的标量版本可能能够由编译器使用以用于自动生成。
指令集可包括一种或多种指令格式。给定的指令格式可定义各种字段(例如，位的数量、位的位置)以指定将要执行的操作(例如，操作码)以及将对其执行该操作的(多个)操作数和/或(多个)其他数据字段(例如，掩码)，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，ISA的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该ADD指令在指令流中出现将使得在操作数字段中具有选择特定操作数的特定的内容。已经推出和/或发布了被称为高级向量扩展(AVX)(AVX1和AVX2)和利用向量扩展(VEX)编码方案的SIMD扩展集(参见例如2016年6月的
64和IA-32架构软件开发者手册；并且参见2016年2月的/>
架构指令集扩展编程参考)。
示例性指令格式
本文中所描述的(多条)指令的实施例能以不同的格式体现。另外，在下文中详述示例性***、架构和流水线。(多条)指令的实施例可在此类***、架构和流水线上执行，但是不限于详述的那些***、架构和流水线。
通用向量友好指令格式
向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。
图10A-图10B是图示根据本公开的实施例的通用向量友好指令格式及其指令模板的框图。图10A是图示根据本公开的实施例的通用向量友好指令格式及其A类指令模板的框图；而图10B是图示根据本公开的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式1000定义A类和B类指令模板，这两者都包括无存储器访问1005的指令模板和存储器访问1020的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。
尽管将描述其中向量友好指令格式支持以下情况的本公开的实施例：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素组成，或者替代地由8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；但是替代实施例可支持更大、更小和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。
图10A中的A类指令模板包括：1)在无存储器访问1005的指令模板内，示出无存储器访问的完全舍入控制型操作1010的指令模板、以及无存储器访问的数据变换型操作1015的指令模板；以及2)在存储器访问1020的指令模板内，示出存储器访问的时效性1025的指令模板和存储器访问的非时效性1030的指令模板。图10B中的B类指令模板包括：1)在无存储器访问1005的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作1012的指令模板以及无存储器访问的写掩码控制的vsize型操作1017的指令模板；以及2)在存储器访问1020的指令模板内，示出存储器访问的写掩码控制1027的指令模板。
通用向量友好指令格式1000包括以下列出的按照在图10A-10B中图示的顺序的如下字段。
格式字段1040——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。
基础操作字段1042——其内容区分不同的基础操作。
寄存器索引字段1044——其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)个寄存器堆中选择N个寄存器。尽管在一个实施例中N可多达三个源寄存器和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持多达两个源，其中这些源中的一个源还用作目的地；可支持多达三个源，其中这些源中的一个源还用作目的地；可支持多达两个源和一个目的地)。
修饰符(modifier)字段1046——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问1005的指令模板与存储器访问1020的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。
扩充操作字段1050——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本公开的一个实施例中，该字段被分成类字段1068、α字段1052和β字段1054。扩充操作字段1050允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。
比例字段1060——其内容允许用于存储器地址生成(例如，用于使用(2比例*索引+基址)的地址生成)的索引字段的内容的按比例缩放。
位移字段1062A——其内容用作存储器地址生成的一部分(例如，用于使用(2比例*索引+基址+位移)的地址生成)。
位移因数字段1062B(注意，位移字段1062A直接在位移因数字段1062B上的并置指示使用一个或另一个)——其内容用作地址生成的一部分；它指定将按比例缩放存储器访问的尺寸(N)的位移因数——其中N是存储器访问中的字节数量(例如，用于使用(2比例*索引+基址+按比例缩放的位移)的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成将在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段1074(稍后在本文中描述)和数据操纵字段1054C确定。位移字段1062A和位移因数字段1062B不用于无存储器访问1005的指令模板和/或不同的实施例可实现这两者中的仅一个或不实现这两者中的任一个，在这个意义上，位移字段1062A和位移因数字段1062B是任选的。
数据元素宽度字段1064——其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令；在其他实施例中只用于指令中的一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上，该字段是任选的。
写掩码字段1070——其内容逐数据元素位置地控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩蔽，而B类指令模板支持合并-写掩蔽和归零-写掩蔽两者。当合并时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力(即，从第一个到最后一个正被修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段1070允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段1070的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此，写掩码字段1070的内容间接地标识要执行的掩蔽)的本公开的实施例，但是替代实施例替代地或附加地允许掩码写字段1070的内容直接指定要执行的掩蔽。
立即数字段1072——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是任选的。
类字段1068——其内容在不同类的指令之间进行区分。参考图10A-图10B，该字段的内容在A类和B类指令之间进行选择。在图10A-图10B中，圆角方形用于指示特定的值存在于字段中(例如，在图10A-图10B中分别用于类字段1068的A类1068A和B类1068B)。
A类指令模板
在A类非存储器访问1005的指令模板的情况下，α字段1052被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作1010和无存储器访问的数据变换型操作1015的指令模板分别指定舍入1052A.1和数据变换1052A.2)的RS字段1052A，而β字段1054区分要执行所指定类型的操作中的哪一种。在无存储器访问1005的指令模板中，比例字段1060、位移字段1062A和位移比例字段1062B不存在。
无存储器访问的指令模板——完全舍入控制型操作
在无存储器访问的完全舍入控制型操作1010的指令模板中，β字段1054被解释为其(多个)内容提供静态舍入的舍入控制字段1054A。尽管在本公开的所述实施例中舍入控制字段1054A包括抑制所有浮点异常(SAE)字段1056和舍入操作控制字段1058，但是替代实施例可支持这两个概念，可将这两个概念编码为同一字段，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有舍入操作控制字段1058)。
SAE字段1056——其内容区分是否禁用异常事件报告；当SAE字段1056的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。
舍入操作控制字段1058——其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段1058允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本公开的一个实施例中，舍入操作控制字段1050的内容覆盖(override)该寄存器值。
无存储器访问的指令模板－数据变换型操作
在无存储器访问的数据变换型操作1015的指令模板中，β字段1054被解释为数据变换字段1054B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。
在A类存储器访问1020的指令模板的情况下，α字段1052被解释为驱逐提示字段1052B，其内容区分要使用驱逐提示中的哪一个(在图10A中，对于存储器访问时效性1025的指令模板和存储器访问非时效性1030的指令模板分别指定时效性的1052B.1和非时效性的1052B.2)，而β字段1054被解释为数据操纵字段1054C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问1020的指令模板包括比例字段1060，并任选地包括位移字段1062A或位移比例字段1062B。
向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从/向存储器传输数据，其中实际被传输的元素由被选为写掩码的向量掩码的内容规定。
存储器访问的指令模板——时效性的
时效性的数据是可能足够快地被重新使用以从高速缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。
存储器访问的指令模板——非时效性的
非时效性的数据是不太可能足够快地被重新使用以从第一级高速缓存中的高速缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。
B类指令模板
在B类指令模板的情况下，α字段1052被解释为写掩码控制(Z)字段1052C，其内容区分由写掩码字段1070控制的写掩蔽应当是合并还是归零。
在B类非存储器访问1005的指令模板的情况下，β字段1054的一部分被解释为RL字段1057A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作1012的指令模板和无存储器访问的写掩码控制VSIZE型操作1017的指令模板分别指定舍入1057A.1和向量长度(VSIZE)1057A.2)，而β字段1054的其余部分区分要执行所指定类型的操作中的哪一种。在无存储器访问1005的指令模板中，比例字段1060、位移字段1062A和位移比例字段1062B不存在。
在无存储器访问的写掩码控制部分舍入控制型操作1010的指令模板中，β字段1054的其余部分被解释为舍入操作字段1059A，并且禁用异常事件报告(给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序)。
舍入操作控制字段1059A——正如舍入操作控制字段1058，其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段1059A允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本公开的一个实施例中，舍入操作控制字段1050的内容覆盖该寄存器值。
在无存储器访问的写掩码控制VSIZE型操作1017的指令模板中，β字段1054的其余部分被解释为向量长度字段1059B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节或512字节)。
在B类存储器访问1020的指令模板的情况下，β字段1054的一部分被解释为广播字段1057B，其内容区分是否要执行广播型数据操纵操作，而β字段1054的其余部分被解释为向量长度字段1059B。存储器访问1020的指令模板包括比例字段1060，并任选地包括位移字段1062A或位移比例字段1062B。
针对通用向量友好指令格式1000，示出完整操作码字段1074包括格式字段1040、基础操作字段1042和数据元素宽度字段1064。尽管示出了其中完整操作码字段1074包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段1074包括少于所有的这些字段。完整操作码字段1074提供操作代码(操作码)。
扩充操作字段1050、数据元素宽度字段1064和写掩码字段1070允许逐指令地以通用向量友好指令格式指定这些特征。
写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。
在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本公开的一些实施例中，不同处理器或处理器内的不同核可支持仅A类、仅B类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核可支持A类和B类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核在本公开的范围内)。同样，单个处理器可包括多个核，这多个核全部都支持相同的类，或者其中不同的核支持不同的类。举例而言，在具有单独的图形核和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核。当然，在本公开的不同实施例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成为(例如，及时编译或静态编译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目标处理器支持的(多个)类的指令的形式；或者2)具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。
示例性专用向量友好指令格式
图11是图示根据本公开的实施例的示例性专用向量友好指令格式的框图。图11示出专用向量友好指令格式1100，其指定各字段的位置、尺寸、解释和次序、以及那些字段中的一些字段的值，在这个意义上，该专用向量友好指令格式1100是专用的。专用向量友好指令格式1100可用于扩展x86指令集，并且由此字段中的一些字段与如在现有的x86指令集及其扩展(例如，AVX)中所使用的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段和立即数字段一致。图示来自图10的字段，来自图11的字段映射到来自图10的字段。
应当理解，虽然出于说明的目的在通用向量友好指令格式1000的上下文中参考专用向量友好指令格式1100描述了本公开的实施例，但是本公开不限于专用向量友好指令格式1100，除非另有声明。例如，通用向量友好指令格式1000构想了各种字段的各种可能的尺寸，而专用向量友好指令格式1100示出为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式1100中数据元素宽度字段1064被图示为一位字段，但是本公开不限于此(即，通用向量友好指令格式1000构想数据元素宽度字段1064的其他尺寸)。
通用向量友好指令格式1000包括以下列出的按照图11A中图示的顺序的如下字段。
EVEX前缀(字节0-3)1102——以四字节形式进行编码。
格式字段1040(EVEX字节0，位[7:0])——第一字节(EVEX字节0)是格式字段1040，并且它包含0x62(在本公开的一个实施例中，为用于区分向量友好指令格式的唯一值)。
第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。
REX字段1105(EVEX字节1，位[7-5])——由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(1057BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应的VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx和bbb)进行编码，由此可通过增加EVEX.R、EVEX.X和EVEX.B来形成Rrrr、Xxxx和Bbbb。
REX’字段1010——这是REX’字段1010的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本公开的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与BOUND指令进行区分，该BOUND指令的实操作码字节是62，但是在MODR/M字段(在下文中描述)中不接受MOD字段中的值11；本公开的替代实施例不以反转的格式存储该指示的位以及以下其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R以及来自其他字段的其他RRR来形成R’Rrrr。
操作码映射字段1115(EVEX字节1，位[3:0]–mmmm)——其内容对隐含的前导操作码字节(0F、0F 38或0F 3)进行编码。
数据元素宽度字段1064(EVEX字节2，位[7]–W)——由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。
EVEX.vvvv 1120(EVEX字节2，位[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以反转(1补码)形式指定的第一源寄存器操作数进行编码，并且对具有两个或更多个源操作数的指令有效；2)EVEX.vvvv对针对特定向量位移以1补码的形式指定的目的地寄存器操作数进行编码；或者3)EVEX.vvvv不对任何操作数进行编码，该字段被预留，并且应当包含1111b。由此，EVEX.vvvv字段1120对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。
EVEX.U 1068类字段(EVEX字节2，位[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。
前缀编码字段1125(EVEX字节2，位[1:0]-pp)——提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀仅需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式两者的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在被提供给解码器的PLA之前被扩展成传统SIMD前缀(因此，在无需修改的情况下，PLA既可执行传统格式的这些传统指令又可执行EVEX格式的这些传统指令)。虽然较新的指令可将EVEX前缀编码字段的内容直接用作操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定的不同含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。
α字段1052(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α图示)——如先前所述，该字段是针对上下文的。
β字段1054(EVEX字节3，位[6:4]-SSS，也称为EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还以βββ图示)——如前所述，此字段是针对上下文的。
REX’字段1010——这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。
写掩码字段1070(EVEX字节3，位[2:0]-kkk)——其内容指定写掩码寄存器中的寄存器的索引，如先前所述。在本公开的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这能以各种方式实现，包括使用硬连线到所有对象的写掩码或绕过掩蔽硬件的硬件来实现)。
实操作码字段1130(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。
MOD R/M字段1140(字节5)包括MOD字段1142、Reg字段1144和R/M字段1146。如先前所述的，MOD字段1142的内容将存储器访问操作和非存储器访问操作区分开。Reg字段1144的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展，并且不用于对任何指令操作数进行编码。R/M字段1146的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。
比例、索引、基址(SIB)字节(字节6)——如先前所述的，比例字段1050的内容用于存储器地址生成。SIB.xxx 1154和SIB.bbb1156——先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。
位移字段1062A(字节7-10)——当MOD字段1142包含10时，字节7-10是位移字段1062A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。
位移因数字段1062B(字节7)——当MOD字段1042包含01时，字节7是位移因数字段1062B。该字段的位置与以字节粒度工作的传统x86指令集8位位移(disp8)的位置相同。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段1062B是disp8的重新解释；当使用位移因数字段1062B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。此类经压缩的位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移的冗余低阶位不需要被编码。换句话说，位移因数字段1062B替代传统x86指令集8位位移。由此，位移因数字段1062B以与x86指令集8位位移相同的方式被编码(因此，在ModRM/SIB编码规则中没有变化)，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度方面没有变化，而仅在有硬件对位移值的解释方面有变化(这需要将位移按比例缩放存储器操作数的尺寸以获得字节式地址偏移)。立即数字段1072如先前所述地操作。
完整操作码字段
图11B是图示根据本公开的一个实施例的构成完整操作码字段1074的具有专用向量友好指令格式1100的字段的框图。具体地，完整操作码字段1074包括格式字段1040、基础操作字段1042和数据元素宽度(W)字段1064。基础操作字段1042包括前缀编码字段1125、操作码映射字段1115和实操作码字段1130。
寄存器索引字段
图11C是图示根据本公开的一个实施例的构成寄存器索引字段1044的具有专用向量友好指令格式1100的字段的框图。具体地，寄存器索引字段1044包括REX字段1105、REX’字段1110、MODR/M.reg字段1144、MODR/M.r/m字段1146、VVVV字段1120、xxx字段1154和bbb字段1156。
扩充操作字段
图11D是图示根据本公开的一个实施例的构成扩充操作字段1050的具有专用向量友好指令格式1100的字段的框图。当类(U)字段1068包含0时，它表明EVEX.U0(A类1068A)；当它包含1时，它表明EVEX.U1(B类1068B)。当U＝0且MOD字段1142包含11(表明无存储器访问操作)时，α字段1052(EVEX字节3，位[7]–EH)被解释为rs字段1052A。当rs字段1052A包含1(舍入1052A.1)时，β字段1054(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段1054A。舍入控制字段1054A包括一位SAE字段1056和两位舍入操作字段1058。当rs字段1052A包含0(数据变换1052A.2)时，β字段1054(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段1054B。当U＝0且MOD字段1142包含00、01或10(表明存储器访问操作)时，α字段1052(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段1052B，并且β字段1054(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段1054C。
当U＝1时，α字段1052(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段1052C。当U＝1且MOD字段1142包含11(表明无存储器访问操作)时，β字段1054的一部分(EVEX字节3，位[4]–S0)被解释为RL字段1057A；当它包含1(舍入1057A.1)时，β字段1054的其余部分(EVEX字节3，位[6-5]–S2-1)被解释为舍入操作字段1059A，而当RL字段1057A包含0(VSIZE1057.A2)时，β字段1054的其余部分(EVEX字节3，位[6-5]-S2-1)被解释为向量长度字段1059B(EVEX字节3，位[6-5]–L1-0)。当U＝1且MOD字段1142包含00、01或10(表明存储器访问操作)时，β字段1054(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段1059B(EVEX字节3，位[6-5]–L1-0)和广播字段1057B(EVEX字节3，位[4]–B)。
示例性寄存器架构
图12是根据本公开的一个实施例的寄存器架构1200的框图。在所图示的实施例中，有32个512位宽的向量寄存器1210；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖(overlay)在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式1100对这些被覆盖的寄存器堆操作，如在以下表格中所图示。
换句话说，向量长度字段1059B在最大长度与一个或多个其他较短长度之间进行选择，其中每一个此类较短长度是前一长度的一半，并且不具有向量长度字段1059B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式1100的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于实施例，较高阶数据元素位置要么保持与在指令之前相同，要么归零。
写掩码寄存器1215——在所图示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器1215的尺寸是16位。如先前所述，在本公开的一个实施例中，向量掩码寄存器k0无法用作写掩码；当将正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地禁止写掩蔽用于那条指令。
通用寄存器1225——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。
标量浮点栈寄存器堆(x87栈)1245，在其上面重叠了MMX紧缩整数平坦寄存器堆1250——在所图示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX与XMM寄存器之间执行的一些操作保存操作数。
本公开的替代实施例可以使用更宽的或更窄的寄存器。另外，本公开的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。
示例性核架构、处理器和计算机架构
处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)CPU，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机***架构，这些计算机***架构可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但在分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上***，其可以将所描述的CPU(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。
示例性核架构
有序和乱序核框图
图13A是图示根据本公开的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图13B是示出根据本公开的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图13A-图13B中的实线框图示有序流水线和有序核，而虚线框的任选增加图示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。
在图13A中，处理器流水线1300包括取出级1302、长度解码级1304、解码级1306、分配级1308、重命名级1310、调度(也被称为分派或发布)级1312、寄存器读取/存储器读取级1314、执行级1316、写回/存储器写入级1318、异常处置级1322和提交级1324。
图13B示出处理器核1390，该处理器核1390包括前端单元1330，该前端单元1330耦合到执行引擎单元1350，并且前端单元1330和执行引擎单元1350两者都耦合到存储器单元1370。核1390可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核、或混合或替代的核类型。作为又一选项，核1390可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、图形核，等等。
前端单元1330包括分支预测单元1332，该分支预测单元1332耦合到指令高速缓存单元1334，该指令高速缓存单元1334耦合到指令转换后备缓冲器(TLB)1336，该指令转换后备缓冲器1336耦合到指令取出单元1338，该指令取出单元1338耦合到解码单元1340。解码单元1340(或解码器或解码器单元)可对指令(例如，宏指令)解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1340可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核1390包括存储用于某些宏指令的微代码的微代码ROM或其他介质(例如，在解码单元1340中，或以其他方式在前端单元1330内)。解码单元1340耦合到执行引擎单元1350中的重命名/分配器单元1352。
执行引擎单元1350包括重命名/分配器单元1352，该重命名/分配器单元1352耦合到引退单元1354和一个或多个调度器单元的集合1356。(多个)调度器单元1356表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元1356耦合到(多个)物理寄存器堆单元1358。(多个)物理寄存器堆单元1358中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元1358包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元1358由引退单元1354重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元1354和(多个)物理寄存器堆单元1358耦合到(多个)执行集群1360。(多个)执行集群1360包括一个或多个执行单元的集合1362以及一个或多个存储器访问单元的集合1364。执行单元1362可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元1356、(多个)物理寄存器堆单元1358和(多个)执行集群1360示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元1364的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。
存储器访问单元的集合1364耦合到存储器单元1370，该存储器单元1370包括数据TLB单元1372，该数据TLB单元1372耦合到数据高速缓存单元1374，该数据高速缓存单元1374耦合到第二级(L2)高速缓存单元1376。在一个示例性实施例中，存储器访问单元1364可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元1370中的数据TLB单元1372。指令高速缓存单元1334还耦合到存储器单元1370中的第二级(L2)高速缓存单元1376。L2高速缓存单元1376耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。
作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线1300：1)指令取出1338执行取出级1302和长度解码级1304；2)解码单元1340执行解码级1306；3)重命名/分配器单元1352执行分配级1308和重命名级1310；4)(多个)调度器单元1356执行调度级1312；5)(多个)物理寄存器堆单元1358和存储器单元1370执行寄存器读取/存储器读取级1314；执行集群1360执行执行级1316；6)存储器单元1370和(多个)物理寄存器堆单元1358执行写回/存储器写入级1318；7)各单元可牵涉到异常处置级1322；以及8)引退单元1354和(多个)物理寄存器堆单元1358执行提交级1324。
核1390可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核1390包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。
应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如
超线程化技术中的同时多线程化)。
尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令和数据高速缓存单元1334/1374以及共享的L2高速缓存单元1376，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该***可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。
具体的示例性有序核架构
图14A-图14B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑进行通信。
图14A是根据本公开的实施例的单个处理器核以及它至管芯上互连网络1402的连接及其第二级(L2)高速缓存的本地子集1404的框图。在一个实施例中，指令解码单元1400支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存1406允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1408和向量单元1410使用分开的寄存器集合(分别为标量寄存器1412和向量寄存器1414)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(L1)高速缓存1406读回，但是本公开的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。
L2高速缓存的本地子集1404是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的L2高速缓存的本地子集1404的直接访问路径。由处理器核读取的数据被存储在其L2高速缓存子集1404中，并且可以与其他处理器核访问其自身的本地L2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的L2高速缓存子集1404中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。
图14B是根据本公开的实施例的图14A中的处理器核的一部分的展开图。图14B包括L1高速缓存1404的L1数据高速缓存1406A部分，以及关于向量单元1410和向量寄存器1414的更多细节。具体地，向量单元1410是16宽向量处理单元(VPU)(见16宽ALU 1428)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1420支持对寄存器输入的混合，通过数值转换单元1422A-B支持数值转换，并且通过复制单元1424支持对存储器输入的复制。写掩码寄存器1426允许预测所得的向量写入。
图15是根据本公开的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器1500的框图。图15中的实线框图示具有单个核1502A、***代理1510、一个或多个总线控制器单元的集合1516的处理器1500，而虚线框的任选增加图示具有多个核1502A-N、***代理单元1510中的一个或多个集成存储器控制器单元的集合1514以及专用逻辑1508的替代处理器1500。
因此，处理器1500的不同实现可包括：1)CPU，其中专用逻辑1508是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1502A-N是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核1502A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核1502A-N是大量通用有序核。因此，处理器1500可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器1500可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，BiCMOS、CMOS、或NMOS)中的任何技术被实现在一个或多个基板上。
存储器层次结构包括核内的一个或多个高速缓存级别、一个或多个共享高速缓存单元的集合1506、以及耦合到集成存储器控制器单元的集合1514的外部存储器(未示出)。共享高速缓存单元的集合1506可包括一个或多个中间级别的高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元1512将集成图形逻辑1508、共享高速缓存单元的集合1506以及***代理单元1510/(多个)集成存储器控制器单元1514互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元1506与核1502A-N之间维持一致性。
在一些实施例中，一个或多个核1502A-N能够实现多线程化。***代理1510包括协调和操作核1502A-N的那些部件。***代理单元1510可包括例如功率控制单元(PCU)和显示单元。PCU可以是对核1502A-N以及集成图形逻辑1508的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。
核1502A-N在架构指令集方面可以是同构的或异构的；即，核1502A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。
示例性计算机架构
图16-19是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他***设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的***或电子设备一般都是合适的。
现在参考图16，所示出的是根据本发明一个实施例的***1600的框图。***1600可以包括一个或多个处理器1610、1615，这些处理器耦合到控制器中枢1620。在一个实施例中，控制器中枢1620包括图形存储器控制器中枢(GMCH)1690和输入/输出中枢(IOH)1650(其可以在分开的芯片上)；GMCH 1690包括存储器和图形控制器，存储器1640和协处理器1645耦合到该存储器和图形控制器；IOH 1650将输入/输出(I/O)设备1660耦合到GMCH1690。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器1640和协处理器1645直接耦合到处理器1610，并且控制器中枢1620与IOH1650处于单个芯片中。存储器1640可包括混合和比较模块1640A，例如，用于存储代码，该代码在执行时使得处理器执行本公开的任何方法。
附加的处理器1615的任选性在图16中通过虚线来表示。每一处理器1610、1615可包括本文中描述的处理核中的一个或多个，并且可以是处理器1500的某一版本。
存储器1640可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1620经由诸如前端总线(FSB)之类的多分支总线、诸如快速路径互连(QPI)之类的点对点接口、或者类似的连接1695来与(多个)处理器1610、1615进行通信。
在一个实施例中，协处理器1645是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。在一个实施例中，控制器中枢1620可以包括集成图形加速器。
在物理资源1610、1615之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。
在一个实施例中，处理器1610执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器1610将这些协处理器指令识别为具有应当由附连的协处理器1645执行的类型。因此，处理器1610在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1645。(多个)协处理器1645接受并执行所接收的协处理器指令。
现在参见图17，所示出的是根据本公开的实施例的第一更具体的示例性***1700的框图。如图17中所示，多处理器***1700是点对点互连***，并且包括经由点对点互连1750耦合的第一处理器1770和第二处理器1780。处理器1770和1780中的每一个都可以是处理器1800的某一版本。在本公开的一个实施例中，处理器1770和1780分别是处理器1710和1615，而协处理器1738是协处理器1645。在另一实施例中，处理器1770和1780分别是处理器1610和协处理器1645。
处理器1770和1780示出为分别包括集成存储器控制器(IMC)单元1772和1782。处理器1770还包括作为其总线控制器单元的一部分的点对点(P-P)接口1776和1778；类似地，第二处理器1780包括P-P接口1786和1788。处理器1770、1780可以经由使用点对点(P-P)接口电路1778、1788的P-P接口1750来交换信息。如图17中所示，IMC 1772和1782将处理器耦合到相应的存储器，即存储器1732和存储器1734，这些存储器可以是本地附连到相应处理器的主存储器的部分。
处理器1770、1780可各自经由使用点对点接口电路1776、1794、1786、1798的各个P-P接口1752、1754来与芯片组1790交换信息。芯片组1790可以任选地经由高性能接口1739来与协处理器1738交换信息。在一个实施例中，协处理器1738是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。
共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由P-P互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。
芯片组1790可以经由接口1796耦合到第一总线1716。在一个实施例中，第一总线1716可以是***部件互连(PCI)总线或诸如PCI快速总线或另一第三代I/O互连总线之类的总线，但是本发明的范围不限于此。
如图17中所示，各种I/O设备1714可连同总线桥1718一起耦合到第一总线1716，该总线桥1718将第一总线1716耦合到第二总线1720。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1715耦合到第一总线1716。在一个实施例中，第二总线1720可以是低引脚数(LPC)总线。在一个实施例中，各种设备可耦合到第二总线1720，这些设备包括例如键盘和/或鼠标1722、通信设备1727以及存储单元1728，该存储单元1728诸如可包括指令/代码和数据1730的盘驱动器或者其他大容量存储设备。此外，音频I/O 1724可以被耦合到第二总线1720。注意，其他架构是可能的。例如，代替图17的点对点架构，***可以实现多分支总线或其他此类架构。
现在参考图18，示出的是根据本公开的实施例的第二更具体的示例性***1800的框图。图17和18中的类似元件使用类似的附图标记，并且从图18中省略了图17的某些方面以避免混淆图17的其他方面。
图18图示处理器1770、1780可分别包括集成存储器和I/O控制逻辑(“CL”)1772和1782。因此，CL 1772、1782包括集成存储器控制器单元，并包括I/O控制逻辑。图18图示不仅存储器1732、1734耦合到CL 1772、1782，而且I/O设备1814也耦合到控制逻辑1772、1782。传统I/O设备1815被耦合到芯片组1790。
现在参考图19，示出的是根据本公开的实施例的SoC 1900的框图。图15中的类似要素使用类似的附图标记。另外，虚线框是更先进的SoC上的任选的特征。在图19中，(多个)互连单元1902被耦合到：应用处理器1910，其包括一个或多个核的集合202A-N的集合以及(多个)共享高速缓存单元1506；***代理单元1510；(多个)总线控制器单元1516；(多个)集成存储器控制器单元1514；一个或多个协处理器的集合1920，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1930；直接存储器访问(DMA)单元1932；以及用于耦合到一个或多个外部显示器的显示单元1940。在一个实施例中，(多个)协处理器1920包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器，等等。
本文公开的(例如，机制的)各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。本公开的实施例可实现为在可编程***上执行的计算机程序或程序代码，该可编程***包括至少一个处理器、存储***(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。
可将程序代码(诸如，图17中图示的代码1730)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理***包括具有处理器的任何***，该处理器诸如例如，数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器。
程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理***通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“IP核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。
此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、可重写紧致盘(CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。
因此，本公开的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或***特征。这些实施例也被称为程序产品。
仿真(包括二进制变换、代码变形等)
在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。
图20是根据本公开的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图20示出可使用x86编译器2004来编译高级语言2002形式的程序，以生成可由具有至少一个x86指令集核的处理器2016原生执行的x86二进制代码2006。具有至少一个x86指令集核的处理器2016表示通过兼容地执行或以其他方式执行以下各项来执行与具有至少一个x86指令集核英特尔处理器基本相同的功能的任何处理器：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器2004表示可操作用于生成x86二进制代码2006(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器2016上执行。类似地，图20示出可以使用替代的指令集编译器2008来编译高级语言2002形式的程序，以生成可以由不具有至少一个x86指令集核的处理器2014(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代的指令集二进制代码2010。指令转换器2012用于将x86二进制代码2006转换成可以由不具有x86指令集核的处理器2014原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码2010相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器2012通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码2006的软件、固件、硬件或其组合。
Claims (18)
1.一种处理器，包括：
解码器，用于将指令解码为经解码的指令；以及
执行单元，用于执行所述经解码的指令以：
接收第一输入向量的第一输入操作数、第二输入向量的第二输入操作数、以及第三输入向量的第三输入操作数，
将来自所述第一输入向量的每个元素与所述第二输入向量的每个对应的元素进行比较以产生第一比较向量，
将来自所述第一输入向量的每个元素与所述第三输入向量的每个对应的元素进行比较以产生第二比较向量，
将来自所述第二输入向量的每个元素与所述第三输入向量的每个对应的元素进行比较以产生第三比较向量，
根据所述第一比较向量、所述第二比较向量和所述第三比较向量确定针对所述第一输入向量、所述第二输入向量和所述第三输入向量的每个元素位置的中间值，并且
将针对每个元素位置的所述中间值输出到输出向量中的同一元素位置中。
2.如权利要求1所述的处理器，其中，所述执行单元用于执行所述经解码的指令，以通过将来自所述第一比较向量、所述第二比较向量和所述第三比较向量的每组元素位置中的值用作进入控制值表的索引来确定针对每个元素位置的所述中间值。
3.如权利要求1所述的处理器，其中，所述解码器用于将第二指令解码为第二经解码的指令，并且所述执行单元用于执行所述第二经解码的指令以：
接收第一输入向量的第一输入操作数、第二输入向量的第二输入操作数、以及第三输入向量的第三输入操作数，
将来自所述第一输入向量的每个元素与所述第二输入向量的每个对应的元素进行比较以产生第一比较向量，
将来自所述第一输入向量的每个元素与所述第三输入向量的每个对应的元素进行比较以产生第二比较向量，
将来自所述第二输入向量的每个元素与所述第三输入向量的每个对应的元素进行比较以产生第三比较向量，
根据所述第一比较向量、所述第二比较向量和所述第三比较向量确定针对所述第一输入向量、所述第二输入向量和所述第三输入向量的每个元素位置的最高值，并且
将针对每个元素位置的所述最高值输出到输出向量中的同一元素位置中。
4.如权利要求3所述的处理器，其中，所述解码器用于将第三指令解码为第三经解码的指令，并且所述执行单元用于执行所述第三经解码的指令以：
接收第一输入向量的第一输入操作数、第二输入向量的第二输入操作数、以及第三输入向量的第三输入操作数，
将来自所述第一输入向量的每个元素与所述第二输入向量的每个对应的元素进行比较以产生第一比较向量，
将来自所述第一输入向量的每个元素与所述第三输入向量的每个对应的元素进行比较以产生第二比较向量，
将来自所述第二输入向量的每个元素与所述第三输入向量的每个对应的元素进行比较以产生第三比较向量，
根据所述第一比较向量、所述第二比较向量和所述第三比较向量确定针对所述第一输入向量、所述第二输入向量和所述第三输入向量的每个元素位置的最低值，并且
将针对每个元素位置的所述最低值输出到输出向量中的同一元素位置中。
5.如权利要求1所述的处理器，其中，所述解码器用于将第二指令解码为第二经解码的指令，并且所述执行单元用于执行所述第二经解码的指令以：
接收第一输入向量的第一输入操作数、第二输入向量的第二输入操作数、以及第三输入向量的第三输入操作数，
将来自所述第一输入向量的每个元素与所述第二输入向量的每个对应的元素进行比较以产生第一比较向量，
将来自所述第一输入向量的每个元素与所述第三输入向量的每个对应的元素进行比较以产生第二比较向量，
将来自所述第二输入向量的每个元素与所述第三输入向量的每个对应的元素进行比较以产生第三比较向量，
根据所述第一比较向量、所述第二比较向量和所述第三比较向量确定针对所述第一输入向量、所述第二输入向量和所述第三输入向量的每个元素位置的最低值，并且
将针对每个元素位置的所述最低值输出到输出向量中的同一元素位置中。
6.如权利要求1所述的处理器，其中，所述执行单元用于执行所述经解码的指令以：
基于所述指令的第四输入操作数来确定以下一项：
根据所述第一比较向量、所述第二比较向量和所述第三比较向量确定针对所述第一输入向量、所述第二输入向量和所述第三输入向量的每个元素位置的所述中间值，
根据所述第一比较向量、所述第二比较向量和所述第三比较向量确定针对所述第一输入向量、所述第二输入向量和所述第三输入向量的每个元素位置的最高值，以及
根据所述第一比较向量、所述第二比较向量和所述第三比较向量确定针对所述第一输入向量、所述第二输入向量和所述第三输入向量的每个元素位置的最低值，并且
将针对每个元素位置的所述中间值、所述最高值和所述最低值中的所述一项输出到所述输出向量中的同一元素位置中。
7.如权利要求1所述的处理器，其中，所述执行单元用于执行所述经解码的指令以：
进行以下确定：
根据所述第一比较向量、所述第二比较向量和所述第三比较向量确定针对所述第一输入向量、所述第二输入向量和所述第三输入向量的每个元素位置的所述中间值，
根据所述第一比较向量、所述第二比较向量和所述第三比较向量确定针对所述第一输入向量、所述第二输入向量和所述第三输入向量的每个元素位置的最高值，以及
根据所述第一比较向量、所述第二比较向量和所述第三比较向量确定针对所述第一输入向量、所述第二输入向量和所述第三输入向量的每个元素位置的最低值，
将针对每个元素位置的所述中间值输出到第一输出向量中的同一元素位置中，
将针对每个元素位置的所述最高值输出到第二输出向量中的同一元素位置中，并且
将针对每个元素位置的所述最低值输出到第三输出向量中的同一元素位置中。
8.如权利要求7所述的处理器，其中，所述第一输出向量、所述第二输出向量和所述第三输出向量同时被输出。
9.一种用于电子学的方法，包括：
利用处理器的解码器将指令解码为经解码的指令；以及
利用所述处理器的执行单元执行所述经解码的指令以：
接收第一输入向量的第一输入操作数、第二输入向量的第二输入操作数、以及第三输入向量的第三输入操作数，
将来自所述第一输入向量的每个元素与所述第二输入向量的每个对应的元素进行比较以产生第一比较向量，
将来自所述第一输入向量的每个元素与所述第三输入向量的每个对应的元素进行比较以产生第二比较向量，
将来自所述第二输入向量的每个元素与所述第三输入向量的每个对应的元素进行比较以产生第三比较向量，
根据所述第一比较向量、所述第二比较向量和所述第三比较向量确定针对所述第一输入向量、所述第二输入向量和所述第三输入向量的每个元素位置的中间值，并且
将针对每个元素位置的所述中间值输出到输出向量中的同一元素位置中。
10.如权利要求9所述的方法，其中，所述执行包括：通过将来自所述第一比较向量、所述第二比较向量和所述第三比较向量的每组元素位置中的值用作进入控制值表的索引来确定针对每个元素位置的所述中间值。
11.如权利要求9所述的方法，进一步包括：
利用所述解码器将第二指令解码为第二经解码的指令；以及
利用所述执行单元执行所述第二经解码的指令以：
接收第一输入向量的第一输入操作数、第二输入向量的第二输入操作数、以及第三输入向量的第三输入操作数，
将来自所述第一输入向量的每个元素与所述第二输入向量的每个对应的元素进行比较以产生第一比较向量，
将来自所述第一输入向量的每个元素与所述第三输入向量的每个对应的元素进行比较以产生第二比较向量，
将来自所述第二输入向量的每个元素与所述第三输入向量的每个对应的元素进行比较以产生第三比较向量，
根据所述第一比较向量、所述第二比较向量和所述第三比较向量确定针对所述第一输入向量、所述第二输入向量和所述第三输入向量的每个元素位置的最高值，并且
将针对每个元素位置的所述最高值输出到输出向量中的同一元素位置中。
12.如权利要求11所述的方法，进一步包括：
利用所述解码器将第三指令解码为第三经解码的指令；以及
利用所述执行单元执行所述第三经解码的指令以：
接收第一输入向量的第一输入操作数、第二输入向量的第二输入操作数、以及第三输入向量的第三输入操作数，
将来自所述第一输入向量的每个元素与所述第二输入向量的每个对应的元素进行比较以产生第一比较向量，
将来自所述第一输入向量的每个元素与所述第三输入向量的每个对应的元素进行比较以产生第二比较向量，
将来自所述第二输入向量的每个元素与所述第三输入向量的每个对应的元素进行比较以产生第三比较向量，
根据所述第一比较向量、所述第二比较向量和所述第三比较向量确定针对所述第一输入向量、所述第二输入向量和所述第三输入向量的每个元素位置的最低值，并且
将针对每个元素位置的所述最低值输出到输出向量中的同一元素位置中。
13.如权利要求9所述的方法，进一步包括：
利用所述解码器将第二指令解码为第二经解码的指令；以及
利用所述执行单元执行所述第二经解码的指令以：
接收第一输入向量的第一输入操作数、第二输入向量的第二输入操作数、以及第三输入向量的第三输入操作数，
将来自所述第一输入向量的每个元素与所述第二输入向量的每个对应的元素进行比较以产生第一比较向量，
将来自所述第一输入向量的每个元素与所述第三输入向量的每个对应的元素进行比较以产生第二比较向量，
将来自所述第二输入向量的每个元素与所述第三输入向量的每个对应的元素进行比较以产生第三比较向量，
根据所述第一比较向量、所述第二比较向量和所述第三比较向量确定针对所述第一输入向量、所述第二输入向量和所述第三输入向量的每个元素位置的最低值，并且
将针对每个元素位置的所述最低值输出到输出向量中的同一元素位置中。
14.如权利要求9所述的方法，其中，利用所述处理器的所述执行单元来执行所述经解码的指令用于：
基于所述指令的第四输入操作数来确定以下一项：
根据所述第一比较向量、所述第二比较向量和所述第三比较向量确定针对所述第一输入向量、所述第二输入向量和所述第三输入向量的每个元素位置的所述中间值，
根据所述第一比较向量、所述第二比较向量和所述第三比较向量确定针对所述第一输入向量、所述第二输入向量和所述第三输入向量的每个元素位置的最高值，以及
根据所述第一比较向量、所述第二比较向量和所述第三比较向量确定针对所述第一输入向量、所述第二输入向量和所述第三输入向量的每个元素位置的最低值，并且
将针对每个元素位置的所述中间值、所述最高值和所述最低值中的所述一项输出到所述输出向量中的同一元素位置中。
15.如权利要求9所述的方法，其中，利用所述处理器的所述执行单元来执行所述经解码的指令用于：
进行以下确定：
根据所述第一比较向量、所述第二比较向量和所述第三比较向量确定针对所述第一输入向量、所述第二输入向量和所述第三输入向量的每个元素位置的所述中间值，
根据所述第一比较向量、所述第二比较向量和所述第三比较向量确定针对所述第一输入向量、所述第二输入向量和所述第三输入向量的每个元素位置的最高值，以及
根据所述第一比较向量、所述第二比较向量和所述第三比较向量确定针对所述第一输入向量、所述第二输入向量和所述第三输入向量的每个元素位置的最低值，
将针对每个元素位置的所述中间值输出到第一输出向量中的同一元素位置中，
将针对每个元素位置的所述最高值输出到第二输出向量中的同一元素位置中，并且
将针对每个元素位置的所述最低值输出到第三输出向量中的同一元素位置中。
16.如权利要求15所述的方法，其中，所述第一输出向量、所述第二输出向量和所述第三输出向量同时被输出。
17.一种机器可读介质，包括代码，所述代码在被执行时使得机器执行如权利要求9-16中任一项所述的方法。
18.一种用于电子学的设备，包括：
用于接收第一输入向量的第一输入操作数、第二输入向量的第二输入操作数、以及第三输入向量的第三输入操作数的装置，
用于将来自所述第一输入向量的每个元素与所述第二输入向量的每个对应的元素进行比较以产生第一比较向量的装置，
用于将来自所述第一输入向量的每个元素与所述第三输入向量的每个对应的元素进行比较以产生第二比较向量的装置，
用于将来自所述第二输入向量的每个元素与所述第三输入向量的每个对应的元素进行比较以产生第三比较向量的装置，
用于根据所述第一比较向量、所述第二比较向量和所述第三比较向量确定针对所述第一输入向量、所述第二输入向量和所述第三输入向量的每个元素位置的中间值的装置，以及
用于将针对每个元素位置的所述中间值输出到输出向量中的同一元素位置中的装置。
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