CN109639276B - 具有drrz校正功能的双倍时间交织电流舵型dac - Google Patents

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Abstract

本发明属于数模转换领域，公开了一种具有DRRZ校正功能的双倍时间交织电流舵型DAC；利用时钟信号控制两路DAC交替工作于DDRZ校正模式和数据输出模式。在前半个时钟周期，第一路DAC进行随机动态归零并校正高位电流源单元，通过DAC输出控制逻辑模块连接到虚拟端，同时，第二路DAC进行数模转换，输出与输入码对应的模拟信号，通过DAC输出控制逻辑模块连接到输出端；在后半个时钟周期，第一路DAC与第二路DAC的功能互换。本发明通过DRRZ校正使开关转换的瞬态非线性随机化，提高了电流舵型DAC在高频下的无杂散动态范围，并改善了电流源之间的匹配误差。

Description

具有DRRZ校正功能的双倍时间交织电流舵型DAC
技术领域
本发明属于数模转换领域，更具体地，涉及一种具有DRRZ(Digital RandomReturn-to-zero，数字随机归零)校正功能的双倍时间交织电流舵型DAC(Digital toanalog converter，数模转换器)。
背景技术
随着雷达与通信领域的快速发展，***带宽越来越大。在这些应用中，高速数模转换器已成为数字处理器与模拟世界之间接口的关键组成部分。在高速电流舵型DAC中，SFDR(Spurious Free Dynamic range，无杂散动态范围)是衡量DAC频域特性的主要性能指标，SFDR随着采样频率的增加而下降，因为与代码相关的开关毛刺中的非线性失真使得DAC在高频下的动态性能有较大的下降。现有一些文献提出了提高电流舵型DAC动态性能的方法，但对DAC高频下的性能改善较小。
发明内容
针对现有技术的缺陷，本发明的目的在于提供一种具有DRRZ校正功能的双倍时间交织电流舵型DAC，旨在解决由高位电流源之间的失配误差、开关瞬态非线性及输出波动效应引起的动态误差，提高电流舵型DAC在高频下的SFDR。
本发明提供了一种具有DRRZ校正功能的双倍时间交织电流舵型DAC，包括：第一路DAC、第二路DAC和DAC输出控制逻辑模块；第一路DAC的输入端及第二路DAC的输入端用于与DAC输入码相连，第一路DAC的输出端及第二路DAC的输出端用于与DAC输出控制逻辑模块输入端相连，DAC输出控制逻辑模块的输出端及虚拟端均与负载模块相连。
DAC输出控制逻辑模块包括输出端和虚拟端，控制处于数据输出模式的DAC连接到输出端(OUT+、OUT-)，使该DAC的模拟信号输出到OUT+和OUT-端；并将处于校正DRRZ模式的DAC连接到虚拟端(DUM+、DUM-)，使该DAC的随机归零信号与动态误差输出到DUM+和DUM-端。
更进一步地，第一路DAC和第二路DAC结构相同，均包括：延时模块、译码器、伪随机数发生器、第一复用锁存器、第二复用锁存器、高位电流源阵列、低位电流源阵列、校正选择控制逻辑模块、比较器、逐次逼近控制逻辑模块和校正DAC阵列；延时模块的输入端与DAC低位输入码相连，译码器的输入端与DAC高位输入码相连；延时模块的输出端与第一复用锁存器的输入端相连；译码器的输出端与第二复用锁存器的输入端相连，伪随机数发生器的输出端与第一复用锁存器的输入端及第二复用锁存器的输入端相连；第一复用锁存器的输出端与低位电流源阵列的输入端相连，第二复用锁存器的输入端与高位电流源阵列的输入端相连；校正选择控制逻辑模块通过低位和高位电流源阵列中的校正开关阵列控制低位电流源单元与高位电流源单元选择连接到数据开关阵列输入端或者比较器输入端；比较器的输出端与逐次逼近控制逻辑模块的输入端相连；逐次逼近控制逻辑模块的输出端与校正DAC阵列输入端相连，校正DAC阵列的输出端与高位电流源阵列相连。
更进一步地，低位电流源阵列包括：低位电流源单元阵列、低位数据开关阵列和校正选择开关阵列，低位电流源单元阵列一端与电源相连，另一端与校正选择开关阵列的上端相连，校正选择开关阵列的一个下端与低位数据开关阵列输入端相连，低位数据开关阵列输出端作为低位电流源阵列输出端，另一个下端与比较器的一个参考电流源输入端(IL)相连；
高位电流源阵列包括：高位电流源单元阵列、高位数据开关阵列和校正选择开关阵列，高位电流源单元阵列一端与电源相连，另一端与校正选择开关阵列的上端相连，校正选择开关阵列的一个下端与高位数据开关阵列输入端相连，高位数据开关阵列输出端作为高位电流源阵列输出端，另一个下端与比较器的另一个待校正电流源输入端(IM,j)相连。
更进一步地，伪随机数发生器由线性反馈移位寄存器组成，产生的伪随机信号重置低位电流源阵列和高位电流源阵列的数据开关阵列，实现DAC输出随机动态归零。
更进一步地，校正DAC阵列包括寄存器和校正DAC，寄存器用于储存校正DAC的校正码，校正DAC用于产生校正电流。
更进一步地，低位电流源单元阵列包括多个低位电流源单元和一个冗余电流源单元，冗余电流源单元和低位电流源单元具有相同的结构。
更进一步地，工作时，在时钟信号控制下，两路DAC交替输出：在前半个时钟周期，第一路DAC处于DRRZ校正模式，第二路DAC处于数据输出模式；在后半个时钟周期，第一路DAC与第二路DAC的功能互换，第一路DAC处于数据输出模式，第二路DAC处于DRRZ校正模式。
第一路DAC处于DRRZ校正模式，包括下述步骤：
步骤1：第一路DAC的校正选择控制逻辑模块控制低位与高位电流源单元阵列中的校正选择开关阵列，使低位和高位的所有电流源单元分别连接到低位和高位电流源阵列的数据开关阵列输入端，第一复用锁存器及第二复用锁存器均选择伪随机发生器生成的伪随机信号，控制低位电流源阵列和高位电流源阵列的数据开关阵列，并通过DAC输出控制逻辑模块将第一路DAC的随机动态归零信号输出到DUM+和DUM-端，接着依次对第一路DAC的高位电流源单元进行校正；
步骤2：第一路DAC的校正选择控制逻辑模块控制低位与高位电流源单元阵列中的校正选择开关阵列，使低位电流源阵列中的所有电流源单元连接到比较器的一个参考电流源输入端(IL)，同时从高位电流源单元阵列中选择一个待校正电流源单元，并使待校正的高位电流源单元连接到比较器的另一个待校正电流源输入端(IM,j)，使其他高位电流源单元与高位数据开关阵列输入端相连；
步骤3：比较器将待校正电流源IM,j与参考电流源IL进行比较，结果输出到逐次逼近控制逻辑模块中；
步骤4：逐次逼近控制逻辑模块根据比较结果按照逐次逼近算法量化为数字码，并将该数字码存储在校正DAC阵列的寄存器中，校正DAC读取寄存器中的校正码，校正DAC产生相应校正电流与原电流并联流入比较器；
步骤5：比较器再次将新产生的电流与参考电流源进行比较并将新的结果输出到逐次逼近控制逻辑模块中，重复步骤4的工作，直到逐次逼近控制逻辑模块逐次逼近完成，最终将逐次逼近控制逻辑模块输出的校正数字码锁存在校正DAC阵列的寄存器中，该高位电流源单元校正完成；
步骤6：校正选择控制逻辑模块选择下一个高位电流源单元开始校正，同时对逐次逼近控制逻辑模块的数据复位，重复上述步骤2～5，直到第一路DAC的所有高位电流源单元依次被校正完。
第二路DAC处于数据输出模式：第二路DAC的第一复用锁存器与第二复用锁存器分别选择延时器和译码器输出的数字信号进行数模转换，校正选择控制逻辑模块控制低位电流源电流单元与低位数据开关阵列输入端相连，控制高位电流源电流单元与高位数据开关阵列输入端相连，第二路DAC的校正DAC分别读取相对应寄存器中的校正码，并对校正码进行数模转换生成校正电流，校正电流分别与对应的被校正电流相叠加后输出与输入数字码对应的模拟信号，并通过DAC输出控制逻辑模块输出到OUT+和OUT-端。
通过本发明所构思的以上技术方案，与现有技术相比，本发明通过两路DAC交替工作于DRRZ校正模式和数据输出模式，有效提高了输出信号的带宽；通过数字随机归零使开关转换的瞬态非线性随机化，把与输入信号相关的谐波转化成与输入码无关的噪声，提高电流舵型DAC在高频时的无杂散动态范围；通过校正高位电流源阵列的电流单元改善了电流源失配的静态误差。
附图说明
图1为本发明实施例提供的一种具有DRRZ校正功能的双倍时间交织电流舵型DAC的结构示意图；
图2为本发明实施例提供的一种具有DRRZ校正功能的双倍时间交织电流舵型DAC的时序图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
如图1所示，以分段式n＝12，m＝6(即6位二进制加权最低有效位，6位等权重最高有效位)电流舵型DAC为例进一步说明本发明。
本发明实施例包括第一路DAC、第二路DAC和DAC输出控制逻辑模块；第一路DAC的输入端及第二路DAC的输入端与DAC输入码相连，第一路DAC的输出端及第二路DAC的输出端均与DAC输出控制逻辑模块输入端相连，DAC输出控制逻辑模块输出端及虚拟端均与负载模块相连。
DAC输出控制逻辑模块包括输出端和虚拟端，控制两路DAC交替连接到OUT+、OUT-端和DUM+、DUM-端。其中将处于数据输出模式的DAC连接到OUT+和OUT-端，使该DAC的模拟信号输出到OUT+和OUT-端；将处于校正DRRZ模式的DAC连接到DUM+和DUM-端，使该DAC的随机归零信号与动态误差输出到DUM+和DUM-端。
第一路DAC与第二路DAC结构相同，均包括：延时模块、译码器、伪随机数发生器、第一复用锁存器、第二复用锁存器、高位电流源阵列、低位电流源阵列、校正选择控制逻辑模块、比较器、逐次逼近控制逻辑模块和校正DAC阵列。延时模块的输入端与DAC低位输入码相连，译码器的输入端与DAC高位输入码相连；第一复用锁存器的输入端与延时模块的输出端及伪随机数发生器的输出端相连；第二复用锁存器的输入端与译码器的输出端及伪随机数发生器的输出端相连；第一复用锁存器的输出端与低位电流源阵列的输入端相连，第二复用锁存器的输入端与高位电流源阵列的输入端相连；低位电流源阵列的输出端及高位电流源阵列的输出端与DAC输出控制逻辑模块输入端相连，DAC输出控制逻辑模块输出端及虚拟端均与负载模块相连。
校正选择控制逻辑模块通过校正开关阵列控制低位电流源电流单元与低位数据开关阵列输入端或者比较器的一个参考电流源输入端(IL)相连，同时控制高位电流源电流单元与高位数据开关阵列输入端或者比较器的另一个待校正电流源输入端(IM,j)相连；比较器的输出端与逐次逼近控制逻辑模块的输入端相连；逐次逼近控制逻辑模块的输出端与校正DAC阵列的输入端相连，校正DAC阵列的输出端与高位电流源阵列相连。
伪随机发生器是一个32位线性反馈移位寄存器，产生64个开关信号Rj(j＝0,1,…,63)，
Figure GDA0003147539130000071
整个低位电流源阵列被视为由单个信号R0控制的单个低位电流源电流单元的数据开关，信号R1到R63依次控制63个高位电流源电流单元的数据开关，实现DAC输出随机动态归零。
校正DAC阵列包括一组63个存储7位值的寄存器和63个7位校正DAC，寄存器用于储存校正DAC的校正码，校正DAC用于产生校正电流。
低位电流源阵列包括低位电流源单元阵列、低位数据开关阵列和校正选择开关阵列，低位电流源单元阵列一端与电源相连，另一端与校正选择开关阵列的上端相连，校正选择开关阵列的一个下端与低位数据开关阵列输入端相连，低位数据开关阵列输出端作为低位电流源阵列输出端，另一个下端与比较器的一个输入端(IL)相连；
高位电流源阵列包括高位电流源单元阵列、高位数据开关阵列和校正选择开关阵列，高位电流源单元阵列一端与电源相连，另一端与校正选择开关阵列的上端相连，校正选择开关阵列的一个下端与高位数据开关阵列输入端相连，高位数据开关阵列输出端作为高位电流源阵列输出端，另一个下端与比较器的另一个输入端(IM,j)相连。
低位电流源单元阵列包括6个二进制电流源单元和1个冗余电流源单元，冗余电流源单元与最低位电流源单元具有相同的结构；高位电流源单元阵列包括63个相同的电流源单元。
基于上述的具有DRRZ校正功能的双倍时间交织电流舵型DAC的工作原理是：在时钟信号控制下，两路DAC交替输出；当时钟CK为高时，第一路DAC处于DRRZ校正模式，包括如下步骤：
步骤1，第一路DAC的校正选择控制逻辑模块控制低位与高位电流源阵列中的校正选择开关阵列，使所有电流源单元连接到低位和高位电流源阵列的数据开关阵列输入端，第一路DAC的第一复用锁存器及第二复用锁存器均选择伪随机发生器产生的伪随机信号，使低位和高位电流源阵列的数据开关信号满足
Figure GDA0003147539130000081
并通过DAC输出控制逻辑模块将第一路DAC连接到DUM+和DUM-端，使第一路DAC差分输出随机归零输出到DUM+和DUM-端；然后将整个低位电流源IL作为参考电流源用于依次校正63个高位电流源单元IM,j，使IM,j＝IL，其中j＝1，...，63；
步骤2，第一路DAC的校正选择控制逻辑模块控制低位和高位电流源阵列中的校正选择开关阵列，使6个二进制电流源单元和1个冗余电流源单元均连接到比较器的一个参考电流源输入端(IL)，第j个高位电流源单元连接到比较器的另一个待校正电流源输入端(IM,j)，其他62个高位电流源单元连接到高位数据开关阵列输入端，并通过DAC输出控制逻辑模块将差分输出归零信号输出到DUM+和DUM-端；
步骤3，比较器将待校正电流源IM,j与参考电流源IL进行比较，结果输出到逐次逼近控制逻辑模块中；
步骤4，逐次逼近控制逻辑模块根据比较结果按照逐次逼近算法改变相应输出数字码，并存储在校正DAC阵列中的寄存器中，校正DAC阵列中的校正DAC读取寄存器中的校正码，通过数模转换产生相应校正电流与原电流并联流入比较器；
步骤5，比较器再次将新产生的电流与参考电流源进行比较并将新的结果输出到逐次逼近控制逻辑模块中，7次重复步骤4的工作后，逐次逼近控制逻辑模块逐次逼近完成，将逐次逼近控制逻辑模块输出的7位二进制校正数字码储存在校正DAC阵列的寄存器中，该高位电流源单元校正完成；
步骤6，校正选择控制逻辑模块选择第j+1个高位电流源单元开始校正，同时对逐次逼近控制逻辑模块的数据复位，重复上述步骤2～5，直到第一路DAC的63个高位电流源单元依次被校正完；
第二路DAC处于数据输出模式：第二路DAC的第一复用锁存器与第二复用锁存器分别选择延时器和译码器输出的数字信号，进行数模转换产生与输入数字码相对应的电流，第二路DAC的63个校正DAC分别读取寄存器中的相对应校正码并进行数模转换生成校正电流，分别与对应的63个被校正的电流信号相叠加后输出与输入码对应的模拟信号，校正选择控制逻辑模块控制低位和高位电流源电流单元分别与低位和高位数据开关输入端相连，并通过DAC输出控制逻辑模块输出到OUT+和OUT-端；
在时钟CK为低时，第一路DAC与第二路DAC的功能互换，第一路DAC处于数据输出模式，进行数模转换产生与输入码相对应的模拟信号，并通过DAC输出控制逻辑模块输出到OUT+和OUT-端；第二路DAC处于DRRZ校正模式，实现差分输出随机动态归零及校正高位电流源单元，通过DAC输出控制逻辑模块输出到DUM+和DUM-端。
本发明基于双倍时间交织电流舵型DAC提出的DRRZ校正方法改善了DAC的非线性失真与电流源失配误差，使DAC的性能得到显著提高。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种具有DRRZ校正功能的双倍时间交织电流舵型DAC，其特征在于，包括：第一路DAC、第二路DAC和DAC输出控制逻辑模块；
所述第一路DAC的输入端及第二路DAC的输入端用于与DAC输入码相连，所述第一路DAC的输出端及第二路DAC的输出端用于与所述DAC输出控制逻辑模块的输入端相连，所述DAC输出控制逻辑模块的输出端及虚拟端均与负载模块相连；
所述DAC输出控制逻辑模块包括输出端和虚拟端，将处于数据输出模式的DAC连接到输出端，使该路DAC的模拟信号输出到输出端；并将处于校正DRRZ模式的DAC连接到虚拟端，使该路DAC的随机归零信号输出到虚拟端；
工作时，在时钟信号控制下，两路DAC交替输出：在前半个时钟周期，所述第一路DAC处于DRRZ校正模式，所述第二路DAC处于数据输出模式；在后半个时钟周期，所述第一路DAC与所述第二路DAC的功能互换，所述第一路DAC处于数据输出模式，所述第二路DAC处于DRRZ校正模式；
当DAC处于DRRZ校正模式时，所述DAC的校正选择控制逻辑模块控制所述DAC的低位电流源阵列与高位电流源阵列中的校正选择开关阵列，使所述DAC的低位电流源阵列与高位电流源阵列中的所有电流源单元连接到所述DAC的低位电流源阵列和高位电流源阵列的数据开关阵列输入端；所述DAC的第一复用锁存器及第二复用锁存器均选择伪随机发生器生成的伪随机信号，控制所述DAC的低位电流源阵列和高位电流源阵列的数据开关阵列，使所述DAC的输出随机动态归零，并通过所述DAC输出控制逻辑模块输出到虚拟端；接着依次对所述DAC的高位电流源单元进行校正；
其中，对所述DAC的某一待校正的高位电流源单元进行校正的过程如下：
所述DAC的校正选择控制逻辑模块控制所述DAC的低位电流源阵列与高位电流源阵列中的校正选择开关阵列，使所述DAC的低位电流源阵列中的所有电流源单元连接到所述DAC的比较器的一个参考电流源输入端；同时使所述待校正的高位电流源单元连接到所述DAC的比较器的另一个待校正电流源输入端；所述DAC的校正选择控制逻辑模块控制所述DAC的其他高位电流源单元与高位数据开关阵列输入端相连；所述DAC的比较器将待校正电流源与参考电流源进行比较，结果输出到所述DAC的逐次逼近控制逻辑模块中；
所述DAC的逐次逼近控制逻辑模块实现逐次逼近过程：根据比较结果按照逐次逼近算法量化为数字码，并将所述数字码存储在所述DAC的校正DAC阵列的寄存器中，所述DAC的校正DAC阵列的校正DAC读取寄存器中的校正码，并产生相应校正电流与原电流并联流入所述DAC的比较器；所述DAC的比较器再次将新产生的电流与参考电流源进行比较，并将新的比较结果输出到所述DAC的逐次逼近控制逻辑模块中，重复所述逐次逼近过程，直到所述DAC的逐次逼近控制逻辑模块逐次逼近完成；此时，将所述DAC的逐次逼近控制逻辑模块输出的校正数字码锁存在所述DAC的校正DAC阵列的寄存器中，所述待校正的高位电流源单元校正完成；
当DAC处于数据输出模式时，所述DAC的第一复用锁存器与第二复用锁存器分别选择延时器和译码器输出的数字信号，进行数模转换产生与输入数字码相对应的电流；所述DAC的各校正DAC分别读取对应寄存器中相对应的校正码并进行数模转换生成校正电流，分别与对应的被校正的电流信号相叠加后输出与输入码对应的模拟信号；所述DAC的校正选择控制逻辑模块控制所述DAC的低位电流源阵列与高位电流源阵列分别与所述DAC的低位数据开关输入端和高位数据开关输入端对应相连，并通过所述DAC输出控制逻辑模块输出到输出端；
所述DAC为所述第一路DAC或所述第二路DAC。
2.如权利要求1所述的具有DRRZ校正功能的双倍时间交织电流舵型DAC，其特征在于，所述第一路DAC和所述第二路DAC结构相同，均包括：延时模块、译码器、伪随机数发生器、第一复用锁存器、第二复用锁存器、高位电流源阵列、低位电流源阵列、校正选择控制逻辑模块、比较器、逐次逼近控制逻辑模块和校正DAC阵列；
所述延时模块的输入端与DAC低位输入码相连，所述译码器的输入端与DAC高位输入码相连；所述延时模块的输出端与所述第一复用锁存器的输入端相连，所述译码器的输出端与所述第二复用锁存器的输入端相连；所述伪随机数发生器的输出端与所述第一复用锁存器的输入端及所述第二复用锁存器的输入端相连；第一复用锁存器的输出端与所述低位电流源阵列的输入端相连，第二复用锁存器的输出端与所述高位电流源阵列的输入端相连；所述低位电流源阵列输出端及高位电流源阵列输出端均与DAC输出控制逻辑模块输入端相连；
所述校正选择控制逻辑模块通过低位及高位电流源阵列中的校正开关阵列控制电流源单元选择与数据开关阵列输入端或者比较器输入端相连；
所述比较器的输出端与逐次逼近控制逻辑模块的输入端相连；逐次逼近控制逻辑模块的输出端与校正DAC阵列输入端相连，校正DAC阵列的输出端与高位电流源阵列相连。
3.如权利要求2所述的具有DRRZ校正功能的双倍时间交织电流舵型DAC，其特征在于，所述低位电流源阵列包括：低位电流源单元阵列、低位数据开关阵列和校正选择开关阵列，所述低位电流源单元阵列一端与电源相连，另一端与校正选择开关阵列的上端相连，校正选择开关阵列的一个下端与低位数据开关阵列输入端相连，另一个下端与所述比较器的一个输入端相连；
所述高位电流源阵列包括：高位电流源单元阵列、高位数据开关阵列和校正选择开关阵列，所述高位电流源单元阵列一端与电源相连，另一端与校正选择开关阵列的上端相连，校正选择开关阵列的一个下端与高位数据开关阵列输入端相连，另一个下端与所述比较器的另一个输入端相连。
4.如权利要求3所述的具有DRRZ校正功能的双倍时间交织电流舵型DAC，其特征在于，所述伪随机数发生器由线性反馈移位寄存器组成，产生的伪随机信号重置所述低位和高位电流源阵列的数据开关阵列，实现DAC输出随机动态归零。
5.如权利要求2-4任一项所述的具有DRRZ校正功能的双倍时间交织电流舵型DAC，其特征在于，所述低位电流源单元阵列包括多个低位电流源单元和一个冗余电流源单元，所述冗余电流源单元和所述低位电流源单元具有相同的结构。
6.如权利要求2-4任一项所述的具有DRRZ校正功能的双倍时间交织电流舵型DAC，其特征在于，所述校正DAC阵列包括：寄存器和校正DAC，寄存器用于储存校正DAC的校正码，校正DAC用于产生校正电流。
7.一种基于权利要求1-6任一项所述的具有DRRZ校正功能的双倍时间交织电流舵型DAC的第一路DAC的DRRZ校正方法，其特征在于，包括下述步骤：
步骤1：当第一路DAC处于DRRZ校正模式时，第一路DAC的校正选择控制逻辑模块控制低位与高位电流源阵列中的校正选择开关阵列，使所有电流源单元连接到低位和高位电流源阵列的数据开关阵列输入端，第一复用锁存器及第二复用锁存器均选择伪随机发生器生成的伪随机信号，控制低位电流源阵列和高位电流源阵列的数据开关阵列，使第一路DAC输出随机动态归零，并通过所述DAC输出控制逻辑模块输出到虚拟端；接着依次对第一路DAC的高位电流源单元进行校正；
步骤2：所述第一路DAC的校正选择控制逻辑模块控制低位电流源阵列与高位电流源阵列中的校正选择开关阵列，使低位电流源阵列中的所有电流源单元连接到所述比较器的一个参考电流源输入端；同时从高位电流源阵列中选择一个待校正电流源单元并使待校正的高位电流源单元连接到所述比较器的另一个待校正电流源输入端；所述校正选择控制逻辑模块控制其他高位电流源单元与高位数据开关阵列输入端相连；
步骤3：所述比较器将待校正电流源与参考电流源进行比较，结果输出到所述逐次逼近控制逻辑模块中；
步骤4：所述逐次逼近控制逻辑模块根据比较结果按照逐次逼近算法量化为数字码，并将该数字码存储在所述校正DAC阵列的寄存器中，校正DAC读取寄存器中的校正码，校正DAC产生相应校正电流与原电流并联流入所述比较器；
步骤5：所述比较器再次将新产生的电流与参考电流源进行比较并将新的结果输出到所述逐次逼近控制逻辑模块中，重复步骤4的工作，直到所述逐次逼近控制逻辑模块逐次逼近完成，最终将所述逐次逼近控制逻辑模块输出的校正数字码锁存在所述校正DAC阵列的寄存器中，该高位电流源单元校正完成；
步骤6：所述校正选择控制逻辑模块选择下一个高位电流源单元开始校正，同时对所述逐次逼近控制逻辑模块的数据复位，重复上述步骤2～5，直到所有高位电流源单元依次被校正完。
8.如权利要求7所述的DRRZ校正方法，其特征在于，所述第二路DAC的第一复用锁存器与第二复用锁存器分别选择延时器和译码器输出的数字信号，进行数模转换，校正选择控制逻辑模块控制低位电流源电流单元与低位数据开关阵列输入端相连，控制高位电流源电流单元与高位数据开关阵列输入端相连，第二路DAC的校正DAC分别读取相对应寄存器中的校正码，并对校正码进行数模转换生成校正电流，校正电流分别与对应的被校正电流信号相叠加后输出与输入数字码对应的模拟信号，并通过所述DAC输出控制逻辑模块输出到输出端。
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