CN109617569A - 一种改善多路突发信号接收性能的伪码设计方法 - Google Patents

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Abstract

本发明公开了一种改善多路突发信号接收性能的伪码设计方法，包括：生成主扩频码，并存储在RAM1中；生成副扩频码，并存储在RAM2中；在每个主扩频码周期结束部分***若干个码片的副扩频码序列，得到变周期伪码；其中，在每个主扩频码周期结束部分***的副扩频码长度满足公差为d的等差数列。本发明解决了报文通信接收机接收多个不同用户周期模糊的问题，极大降低报文通信接收机不同入站信号发生3个chip的碰撞概率，提高入站信号成功的概率，同时多用户间码分多址抑制能力得到极大地提高。

Description

一种改善多路突发信号接收性能的伪码设计方法
技术领域
本发明属于扩频通信技术领域，尤其涉及一种改善多路突发信号接收性能的伪码设计方法。
背景技术
报文通信接收机可以同时接收多路报文通信信号。报文通信接收机接收到报文通信信号，该过程称为信号入站；当报文通信信号入站时，报文通信接收机首先根据同步头伪码完成入站信号的捕获，然后根据帧头巴克码的起始位置完成信号同步，再进行译码与解帧，提取报文通信的内容。所以，根据同步头伪码完成信号捕获是报文通信接收机设计非常重要的环节，同步头伪码的性能直接决定了报文通信接收机的捕获性能，选择性能优异的伪码可以提高入站信号的接收性能。在本说明书中，核心部分为同步头部分的伪码设计。
扩频通信中伪码按周期划分，包括周期性伪码与非周期伪码。周期伪码包括m序列，gold码等。非周期伪码包括GPS采用的P码，伪码的周期较长。扩频码序列的特性直接影响扩频通信***的性能。在信号体制设计时，根据项目需求，从安全性、可实现性、抗干扰能力与多址能力等方面选择合适的伪码形式。
伪码的周期直接影响信号的捕获时间，伪码周期越长，抗干扰能力越强，安全性越高，捕获时间越久。报文通信接收机接收的信号较弱且捕获的同步头长度较短，同步头伪码周期尽可能的缩短，以满足多路突发信号的快速捕获。同时，多路报文信号同步头伪码的互相关要小，降低捕获虚惊概率。当前报文通信信号的同步头伪码采用恒周期设计方式，即同步头伪码序列具有周期性，同步头伪码只有主扩频码组成，伪码序列为m序列，伪码周期长度为1023。报文通信接收机根据时分原理完成同步头的捕获。
然而，通过上述方法进行信号同步存在如下问题：由于同步头伪码的周期性，不同用户的报文通信信号到达报文通信接收机时需要满足同步头伪码大于3个chip，才能被捕获接收。如果不同用户入站信号发生3个chip碰撞，当前报文通信入站的策略为舍弃小功率用户。同时，不同用户间大小信号功率需小于12dB可以被报文通信接收机接收，大于该范围，不同用户间多址干扰严重，严重影响报文通信接收机的接收性能。
对相关文献和专利进行检索，《一种改善若信号捕获性能的伪码设计》文献提出了各个用户采用长度不相同的伪码，并且各个用户的长度满足互质的要求。这种非等长伪码作为伪码设计的思路，实现了伪码码长和互相关性能的折中设计，从而提高了断码码长在弱信号环境下的捕获灵敏度。在工程应用中，每个用户单独使用一套伪码，需要针对每个用户进行捕获，不能采用一次捕获运算完成多个用户的捕获计算，需要较多的资源和较长的计算时间，对于多用户突发***并不适用。在专利库中进行搜索，关于伪码的生成多集中于长码的设计，目前没有本专利涉及的变周期伪码的设计。
发明内容
本发明的技术解决问题：克服现有技术的不足，提供一种改善多路突发信号接收性能的伪码设计方法，解决了报文通信接收机接收多个不同用户周期模糊的问题，同时极大地提高了多用户间码分多址抑制能力。
为了解决上述技术问题，本发明公开了一种改善多路突发信号接收性能的伪码设计方法，包括：
生成主扩频码，并存储在RAM1中；
生成副扩频码，并存储在RAM2中；
在每个主扩频码周期结束部分***若干个码片的副扩频码序列，得到变周期伪码；其中，在每个主扩频码周期结束部分***的副扩频码序列的长度满足公差为d的等差数列。
在上述改善多路突发信号接收性能的伪码设计方法中，生成主扩频码，并存储在RAM1中，包括：
根据产生伪码多项式与伪码初相，生成伪码速率为X MHz的主扩频码，产生伪码码片的个数为N1个，存储在RAM1中，存储的地址为0到N1-1。
在上述改善多路突发信号接收性能的伪码设计方法中，生成副扩频码，并存储在RAM2中，包括：
根据产生伪码多项式与伪码初相，生成伪码速率为X MHz的副扩频码，产生伪码码片的个数为d×(1+N2)×N2/2个，存储在RAM2中，存储的地址为0到d×(1+N2)×N2/2-1；其中，N2表示主扩频码周期个数。
在上述改善多路突发信号接收性能的伪码设计方法中，在每个主扩频码周期结束部分***若干个码片的副扩频码序列，得到变周期伪码，包括：
对RAM1和RAM2进行初始化；
从RAM1中读取主扩频码，读取地址为0到N1-1；
从RAM2中读取副扩频码，读取地址为：(k-1)×k×d/2到(k+1)×d×k/2-1；其中，k表示主扩频码读取周期个数；
将读取的副扩频码***到读取的每个主扩频码的周期结束部分，得到变周期伪码。
在上述改善多路突发信号接收性能的伪码设计方法中，对RAM1和RAM2进行初始化，包括：
将RAM1和RAM2读取地址初始化为0，将主扩频码读取周期个数k初始化为1。
在上述改善多路突发信号接收性能的伪码设计方法中，
以时钟X MHz组读取存储在在RAM1中的主扩频码，读取个数为N1，读取地址为0到N1-1；
以时钟X MHz组读取存储在在RAM2中的副扩频码，读取个数为k×d个，读取地址为(k-1)×k×d/2到(k+1)×d×k/2-1；
将读取的副扩频码***读取的主扩频码尾部；
判断读取的主扩频码个数k是否等于N2；
若相等，得到变周期伪码；
若不相等，则执行k+1，然后跳转到从RAM1中读取主扩频码步骤。
在上述改善多路突发信号接收性能的伪码设计方法中，还包括：
用GOLD序列生成副扩频码，用matlab工具进行主扩频码的自相关性计算、主扩频码与副扩频的互相关性计算；根据相关计算结果，用主扩频码自相关计算主瓣的峰值减去互相关计算的最大值得到计算结果，如果计算结果大于15dB即可满足副扩频码码型的选择，否则需要重新选择副扩频码码型与初始相位。
在上述改善多路突发信号接收性能的伪码设计方法中，还包括：
根据实际通信***的设计参数，确定X的取值。
在上述改善多路突发信号接收性能的伪码设计方法中，
N1的取值为正整数，当主扩频序列为m序列与GOLD序列时，N1的取值为2n-1；其中，n为正整数，表示产生伪码寄存器的长度。
本发明具有以下优点：
(1)本发明所述的变周期伪码是在每个主扩频码周期结束部分***了若干个码片的副扩频码序列，改了恒周期伪码码的周期，从而解决了报文通信接收机接收多个不同用户周期模糊的问题，极大降低报文通信接收机接收不同用户信号发生3个chip的碰撞概率，极大地提升了用户体验；
(2)与恒周期伪码相比，当多用户报文通信入站信号的到达时间分别相差N1个chip以上，多用户间码分多址抑制能力得到极大地提高；报文通信接收机接收用户容量得到明显变大，报文通信接收机接收多路报文信号的能力得到提升；
(3)与恒周期伪码的捕获方法相比，变周期伪码在每个主扩频周期后***公差为d的副扩频码，该公差d的设置，导致本地伪码与接收信号间进行滑动相关时，同一个伪码相位的相关值同样会出现以公差为d的向后滑动；与恒周期伪码捕获方法相比，在进行同一个伪码相位的相关值进行FFT计算时，需要根据公差d的设置正确读取相关值。与传统的滑动所有伪码相关进行捕获的方法相比，该变周期伪码的设计可以优化捕获的设计，减少捕获时间。
附图说明
图1是本发明实施例中一种改善多路突发信号接收性能的伪码设计方法的步骤流程图；
图2是本发明实施例中一种变周期伪码***结构示意图；
图3是本发明实施例中一种变周期伪码设计结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明公开的实施方式作进一步详细描述。
如图1和图2，在本实施例中，所述改善多路突发信号接收性能的伪码设计方法，包括：
步骤101，生成主扩频码，并存储在RAM1中。
在本实施例中，可以根据产生伪码多项式与伪码初相，生成伪码速率为XMHz的主扩频码，产生伪码码片的个数为N1个，存储在RAM1中，存储的地址为0到N1-1。
步骤102，生成副扩频码，并存储在RAM2中。
在本实施例中，可以根据产生伪码多项式与伪码初相，生成伪码速率为XMHz的副扩频码，产生伪码码片的个数为d×(1+N2)×N2/2个，存储在RAM2中，存储的地址为0到d×(1+N2)×N2/2-1；其中，N2表示主扩频码周期个数。
步骤103，在每个主扩频码周期结束部分***若干个码片的副扩频码序列，得到变周期伪码。
如图3所示，在本实施例中，在每个主扩频码周期结束部分***的副扩频码的长度满足公差为d的等差数列。***的生成流程可以如下：对RAM1和RAM2进行初始化；从RAM1中读取主扩频码，读取地址为：0到N1-1；从RAM2中读取副扩频码，读取地址为：(k-1)×k×d/2到(k+1)×d×k/2-1；将读取的副扩频码***读取的主扩频码的周期结束部分，得到变周期伪码。其中，k表示主扩频码读取个数。
优选的，对RAM1和RAM2进行初始化具体可以包括：将RAM1和RAM2读取地址初始化为0，将主扩频码读取个数k初始化为1。
优选的，可以以时钟X MHz组读取存储在在RAM1中的主扩频码，读取个数为k，读取地址为0到N1-1；以时钟X MHz组读取存储在在RAM2中的副扩频码，读取个数为k×d个，读取地址为(k-1)×k×d/2到(k+1)×d×k/2-1；判断读取的主扩频码个数k是否等于N2；若相等，则将读取的副扩频码***读取的每个主扩频码的周期结束部分，得到变周期伪码；若不相等，则执行k+1，然后跳转到从RAM1中读取主扩频码步骤。
优选的，在本实施例中，用GOLD序列(或其他形式的伪随机序列)生成副扩频码，用matlab工具进行主扩频码的自相关性计算、主扩频码与副扩频的互相关性计算；根据相关计算结果，用互相关计算的最大值减去主扩频码自相关计算主瓣的峰值得到计算结果，如果计算结果小于15dB即可满足副扩频码码型的选择，否则需要重新选择副扩频码码型与初始相位。
其中，需要说明的是，X、N1、N2和d的取值可以根据实际情况设置。X为扩频通信的伪码速率，GPS导航***L1频点伪码速率为1.023M Hz，北斗导航***B2b频点伪码速率为10.23MHz，X的取值范围无特殊要求，与扩频测距通信***伪码速率一致即可，需要根据实际通信***的设计确定。N1表示主扩频码一个周期伪码长度，N1的取值为正整数，当主扩频序列为m序列与GOLD序列时，N1的取值为2n-1，n为正整数，代表产生伪码寄存器的长度，当主扩频序列为其它形式的扩频序列时，伪码序列的长度无要求，需要根据实际通信***的设计确定。d的取值为整数，考虑到接收部分捕获伪码设计的复杂度，建议d取值尽可能小，需要根据实际通信***的设计确定。N2表示主扩频码周期个数，即每个主扩频码周期结束部分***若干个码片的副扩频码序列位置的个数，N2的取值为正整数，无具体范围要求，需要根据实际通信***的设计确定。GOLD序列、m序列为《通信原理》专有名词，、matlab工具为计算机软件名字，GPS导航***为专有名词，RAM1和RAM2为数据存储器的命名，同样可以命名为其他代号。
综上，本发明所述的变周期伪码的结构设计基于两个周期较短的扩频码实现，分别称为主扩频码和副扩频码。主扩频码通过周期性重复扩频码来构造较长的同步头，副扩频码通过在每个主扩频码周期间***不等长的伪码，从而构成变周期伪码。而恒周期伪码的伪码序列具有周期性，只有主扩频码组成。与恒周期伪码不同，变周期伪码在每个主扩频码周期后***了若干个码片的副扩频码序列，通过合理设计每个周期间的扩频码码片数，可以有效地破坏同步头的周期性，从而避免报文通信接收机同时接收不同用户在同步头部分碰撞的概率，具体***方式如图2所示。伪码速率为X MHz，同步头主扩频码一个周期伪码长度为N1个，同步头主扩频码周期数为N2个。在主扩频码每个周期结束的尾部***副扩频码，且***副扩频码伪码个数满足等差数列，等差数列的公差d需要根据项目需求进行配置，在主扩频码间***副扩频码的示意图如3所示。***的副扩频码的码片个数为d×(1+N2)×N2/2，副扩频码需要产生伪码的个数应等于该计算值。
为使本发明的目的、技术方案及优点更加清楚明白，用实际仿真数据对本发明进一步详细说明。报文通信信号入站的用户数为16个，报文通信信号的入站方式为随机入站或均匀入站，16个用户的多普勒大小在±4KHz范围内随机变化，16个用户的同步头序列分别采用恒周期伪码与变周期伪码进行仿真。恒周期码采用长度为1023的GOLD序列，变周期伪码在恒周期伪码的基础上，***一个公差d等于1的副扩频码码。副扩频码的码序列仍然采用GOLD序列，采用与主扩频码生成多项式不同的抽头系数进行构造，主扩频码于副扩频码的初始相位为全1。用matlab工具完成相同长度的主扩频码的自相关性计算与主扩频码与副扩频的互相关性计算。根据相关计算结果，用主扩频码自相关计算主瓣的峰值减去互相关计算的最大值为18dB，可以满足副扩频码选择的要求。
在报文通信项目中，对同步头伪码设计进行了性能仿真验证，测试条件如下：
信号中心频点：85.9MHz
主扩频码伪码周期数N2：50个
主扩频码一个周期码片的个数N1：1023
伪码速率：1.023MHz
变周期副扩频码长度：1275个
***的副扩频码长度公差d：1
生成伪码速率X MHz：1.023MHz
伪码周期：1ms
信号入站频度：1s/次
报文通信用户的入站方式为随机入站，到达报文通信接收机的时间满足泊松随机分布，报文通信接收机入口载噪比CN0为33dBHz。同步头伪码分别采用恒周期伪码与变周期伪码，对10万个入站信号进行仿真验证。在恒周期伪码设计条件下，有120个用户发生3个chip的碰撞，用户碰撞率约千分之零一左右，碰撞用户无法完成信号入站。在变周期伪码设计条件下，测试条件与上述随机测试模式下相同，对1万个入站信号进行仿真验证，有2个用户发生3个chip的碰撞，用户碰撞率约万分之零二左右，用户碰撞率明显降低。
报文通信用户的入站方式为均匀入站，各用户到达报文通信接收机的时间间隔相差3个chip，报文通信接收机入口最低载噪比CN0为33dBHz，各用户入站信号的功率不等，当用户大小功率差12dB时，对10万个入站信号进行仿真验证。在恒周期伪码设计条件下，用户成功入站99950个，入站成功率为99.95％。当用户大小信号功率差继续增大时，用户间的多址干扰相互影响越来越严重，当用户大小功率差14dB时，对1万个入站信号进行仿真验证，用户成功入站94580个，报文通信接收成功率为94.58％。在变周期伪码设计条件下，测试条件为各用户入站时间分别相差1ms以上，对10万个入站信号进行仿真验证，当用户大小功率差为当用户大小功率差17dB时，对10万个入站信号进行仿真验证，用户成功接入99920个，接收成功率为99.92％。
由上述仿真实验可知，变周期伪码应用于报文通信接收机设计时，针对多用户入站的情况，报文通信接收机不同入站信号发生3个chip的碰撞概率极大降低，同时多用户间码分多址抑制能力得到极大地提高。
本说明中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。
本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。

Claims (9)

1.一种改善多路突发信号接收性能的伪码设计方法，其特征在于，包括：
生成主扩频码，并存储在RAM1中；
生成副扩频码，并存储在RAM2中；
在每个主扩频码周期结束部分***若干个码片的副扩频码序列，得到变周期伪码；其中，在每个主扩频码周期结束部分***的副扩频码序列的长度满足公差为d的等差数列。
2.根据权利要求1所述的改善多路突发信号接收性能的伪码设计方法，其特征在于，生成主扩频码，并存储在RAM1中，包括：
根据产生伪码多项式与伪码初相，生成伪码速率为X MHz的主扩频码，产生伪码码片的个数为N1个，存储在RAM1中，存储的地址为0到N1-1。
3.根据权利要求1所述的改善多路突发信号接收性能的伪码设计方法，其特征在于，生成副扩频码，并存储在RAM2中，包括：
根据产生伪码多项式与伪码初相，生成伪码速率为X MHz的副扩频码，产生伪码码片的个数为d×(1+N2)×N2/2个，存储在RAM2中，存储的地址为0到d×(1+N2)×N2/2-1；其中，N2表示主扩频码周期个数。
4.根据权利要求1所述的改善多路突发信号接收性能的伪码设计方法，其特征在于，在每个主扩频码周期结束部分***若干个码片的副扩频码序列，得到变周期伪码，包括：
对RAM1和RAM2进行初始化；
从RAM1中读取主扩频码，读取地址为0到N1-1；
从RAM2中读取副扩频码，读取地址为：(k-1)×k×d/2到(k+1)×d×k/2-1；其中，k表示主扩频码读取周期个数；
将读取的副扩频码***到读取的每个主扩频码的周期结束部分，得到变周期伪码。
5.根据权利要求4所述的改善多路突发信号接收性能的伪码设计方法，其特征在于，对RAM1和RAM2进行初始化，包括：
将RAM1和RAM2读取地址初始化为0，将主扩频码读取周期个数k初始化为1。
6.根据权利要求4所述的改善多路突发信号接收性能的伪码设计方法，其特征在于，
以时钟X MHz组读取存储在在RAM1中的主扩频码，读取个数为N1，读取地址为0到N1-1；
以时钟X MHz组读取存储在在RAM2中的副扩频码，读取个数为k×d个，读取地址为(k-1)×k×d/2到(k+1)×d×k/2-1；
将读取的副扩频码***读取的主扩频码尾部；
判断读取的主扩频码个数k是否等于N2；
若相等，得到变周期伪码；
若不相等，则执行k+1，然后跳转到从RAM1中读取主扩频码步骤。
7.根据权利要求1所述的改善多路突发信号接收性能的伪码设计方法，其特征在于，还包括：
用GOLD序列生成副扩频码，用matlab工具进行主扩频码的自相关性计算、主扩频码与副扩频的互相关性计算；根据相关计算结果，用主扩频码自相关计算主瓣的峰值减去互相关计算的最大值得到计算结果，如果计算结果大于15dB即可满足副扩频码码型的选择，否则需要重新选择副扩频码码型与初始相位。
8.根据权利要求2或3所述的改善多路突发信号接收性能的伪码设计方法，其特征在于，还包括：
根据实际通信***的设计参数，确定X的取值。
9.根据权利要求2所述的改善多路突发信号接收性能的伪码设计方法，其特征在于，
N1的取值为正整数，当主扩频序列为m序列与GOLD序列时，N1的取值为2n-1；其中，n为正整数，表示产生伪码寄存器的长度。
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