CN109614288A - 高速链路误码告警方法、装置、设备及可读存储介质 - Google Patents

Abstract

本发明实施例公开了一种高速链路误码告警方法、装置、设备及计算机可读存储介质。其中，方法包括基于高速链路接收端，轮询读取芯片内部的误码寄存器记载的误码数量，当预设时间段内误码的增加个数超过预设阈值时，进行告警。本申请通过定时统计关键器件的误码数量，在误码率超过影响存储***正常运行时可允许的最大误码率时进行告警，以便相关人员及时进行处理或维护，有效避免了存储***卡顿或宕机现象的发生，从而提升存储***运行的稳定性和可靠性。

Description

高速链路误码告警方法、装置、设备及可读存储介质

技术领域

本发明实施例涉及存储技术领域，特别是涉及一种高速链路误码告警方法、装置、设备及计算机可读存储介质。

背景技术

随着存储技术的高速发展，客户对存储性能的要求也越来越高，随之而来的就是信号速率成倍提升。

当前PCIe(PCI-Express(peripheral component interconnect express，高速串行计算机扩展总线标准)处于由8Gbps至16Gbps速率提升阶段，FC处于32Gbps至64Gbps速率提升阶段，以太网最高速率也已经提升至25Gbps。在高速互连技术迅猛发展的背后，产品实际开发过程中，可能会遇到一系列与高速信号相关的问题，例如最常见高速链路误码。

高速链路通畅情况下是有误码率要求的，也即误码率需要控制在一定范围内，不同的高速链路有不同的误码要求，相关技术中，通常在芯片内部设置误码记录寄存器，利用寄存器记载相对应高速链路上的误码情况。

但是，只是记载误码情况，而如果无法及时检测链路误码率超过极限阈值或者是根据误码状态调整业务，误码一旦出现，会影响产品实际性能，误码过多还可能会导致***卡顿，严重时可能会引起宕机。

发明内容

本公开实施例提供了一种高速链路误码告警方法、装置、设备及计算机可读存储介质，及时进行误码告警，提升存储***运行的稳定性和可靠性。

为解决上述技术问题，本发明实施例提供以下技术方案：

本发明实施例一方面提供了一种高速链路误码告警方法，基于高速链路接收端，包括：

轮询读取预设类型芯片内部的误码寄存器记载的误码数量；

当预设时间段内误码的增加个数超过预设阈值时，进行告警；

其中，所述预设阈值不大于存储***正常运行状态时所述预设时间段内误码增加个数的最大值。

可选的，所述当预设时间段内误码的增加个数超过预设阈值时，进行告警包括：

将所述预设时间段内误码的增加个数与预设告警范围进行匹配，根据匹配结果进行分级告警；所述分级告警的严重级别程度随着所述预设时间段内误码个数的增加而增加。

可选的，所述当预设时间段内误码的增加个数超过预设阈值时，进行告警包括：

判断所述预设时间段内误码的增加个数是否超过第一预设阈值；

若是，则判断所述预设时间段内误码的增加个数是否超过第二预设阈值；

若所述预设时间段内误码的增加个数超过所述第二预设阈值，则进行高级别预警；若所述预设时间段内误码的增加个数没有超过所述第二预设阈值，则进行低级别预警；

其中，所述第一预设阈值小于所述第二预设阈值.

可选的，所述轮询读取预设类型芯片内部的误码寄存器记载的误码数量包括：

检测到存储***运行启动成功时，清除所述预设类型芯片的所述误码寄存器中的误码数量；

按照预设频率读取所述误码寄存器中的误码数量。

可选的，所述清除所述预设类型芯片的误码寄存器中的误码数量为将所述预设类型芯片的误码寄存器中的误码数量置0。

本发明实施例另一方面提供了一种高速链路误码告警装置，基于高速链路接收端，包括：

误码读取模块，用于轮询读取芯片内部的误码寄存器记载的误码数量；所述预设阈值不大于存储***正常运行状态时所述预设时间段内误码增加个数的最大值；

告警模块，用于当预设时间段内误码的增加个数超过预设阈值时，进行告警。

可选的，所述告警模块还用于将所述预设时间段内误码的增加个数与预设告警范围进行匹配，根据匹配结果进行分级告警；所述分级告警的严重级别程度随着所述预设时间段内误码个数的增加而增加。

可选的，所述误码读取模块为检测到***运行启动成功时，清除所述误码寄存器中的误码数量；按照预设频率读取所述误码寄存器中的误码数量的模块。本发明实施例还提供了一种高速链路误码告警设备，包括处理器，所述处理器用于执行存储器中存储的计算机程序时实现如前任一项所述高速链路误码告警方法的步骤。

本发明实施例最后还提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有高速链路误码告警程序，所述高速链路误码告警程序被处理器执行时实现如前任一项所述高速链路误码告警方法的步骤。

本申请提供的技术方案的优点在于，实时监控存储产品的高速链路状态，通过定时统计关键器件的误码数量，在误码率超过影响存储***正常运行时可允许的最大误码率时进行告警，以便相关人员及时进行处理或维护，有效避免了存储***卡顿或宕机现象的发生，从而提升了存储产品运行的可靠性和稳定性。

此外，本发明实施例还针对高速链路误码告警方法提供了相应的实现装置、设备及计算机可读存储介质，进一步使得所述方法更具有实用性，所述装置、设备及计算机可读存储介质具有相应的优点。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本公开。

附图说明

为了更清楚的说明本发明实施例或相关技术的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种高速链路误码告警方法的流程示意图；

图2为本发明实施例提供的另一种高速链路误码告警方法的流程示意图；

图3为本发明实施例提供的高速链路误码告警装置的一种具体实施方式结构图；

图4为本发明实施例提供的高速链路误码告警设备的一种具体实施方式结构图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”“第四”等是用于区别不同的对象，而不是用于描述特定的顺序。此外术语“包括”和“具有”以及他们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、***、产品或设备没有限定于已列出的步骤或单元，而是可包括没有列出的步骤或单元。

在介绍了本发明实施例的技术方案后，下面详细的说明本申请的各种非限制性实施方式。

首先参见图1，图1为本发明实施例提供的一种高速链路误码告警方法的流程示意图，本发明实施例可包括以下内容：

S101：轮询读取预设类型芯片内部的误码寄存器记载的误码数量。

误码率为由高速链路的接收端进行统计的，所以误码率的统计可基于高速链路的接收端，也即本发明实施例为基于高速链路接收端的。

预设类型芯片可为包含PCIe设备(例如PCIe Switch、CPU、PCIe Bridge等)、网卡设备(GE网卡芯片、10GE网卡芯片、PHY芯片、GE Switch芯片等)、FC芯片，SAS芯片等，也可为根据具体产品包含不同芯片的组合。

考虑到误码寄存器在存储设备初始化和复位时可能会有误记录，所以可在存储设备***稳定运行之后，也即存储设备的***成功启动后，在进行误码个数统计之前清除误码寄存器中的记录，例如，可通过将误码寄存器中的误码数量置0实现误码寄存器的复位。

S102：当预设时间段内误码的增加个数超过预设阈值时，进行告警。

高速链路对误码率是有要求的，即当误码率控制在一定范围内时，对整个存储设备的***运行不会有任何影响，不同的存储设备和不同的应用场景，误码率要求是不同的，本领域技术人员可根据实际情况确定保证***正常运行时的可允许的最大误码率。预设阈值不大于存储***正常运行状态时预设时间段内误码增加个数的最大值，也即是说，预设阈值为不大于最大误码率的任何一个值，可选的，可将预设阈值设置为最大误码率。

由于误码率统计时基于无限时间的，所以在一段时间内检测到误码数量增加1个时(例如检测到125s内误码数量增加超过1个)，不用进行告警，可连续统计多次，若每次的误码增加都超过误码率要求时，可上报告警(例如3次以上)。

以PCIE 3.0接收芯片为例，由于PCIE 3.0的理论最大带宽约为8Gbps，即每个Lane1秒钟可以传输8Gbit数据，按照误码率10-12，则125s增加1个误码属可接收范围，125s内增加误码数量超过1个则代表风险。

误码率控制在一定范围内时，对整个存储设备的***运行不会有任何影响，只有持续增加的误码才会对***造成影响，所以误码统计需要在固定时间内(例如1个小时)，统计误码数量超过预设阈值个(不同协议规范该数值不同)之后及时上报，从而可有效防止误码的持续增加导致***宕机或崩溃。服务人员接收到该告警信息之后，需要及时做进一步的处理策略，例如更换备件或者协调研发人员进行分析处理。

在本发明实施例提供的技术方案中，实时监控存储产品的高速链路状态，通过定时统计关键器件的误码数量，在误码率超过影响存储***正常运行时可允许的最大误码率时进行告警，以便相关人员及时进行处理或维护，有效避免了存储***卡顿或宕机现象的发生，从而提升了存储产品运行的可靠性和稳定性。

可选的，可以实时读取误码寄存器存储的误码数量，但是为了降低***数据处理量，可按照预设的频率进行读取，例如1s读取一次，可根据误码率不同做灵活调整误码寄存器读取频率。

在一种实施方式中，误码告警可以分段处理，也就是说可根据预设时间段内误码率的大小进行严重级别不同的预警，预设时间段内误码率越大，告警级别就越严重。例如当连续3次以上读取寄存器均发现误码率增加数量超过1后，上报高级别告警，申请更换备件并且协调研发人员立即处理。当125次读取之后误码率增加超过1，并且连续读取3次均是如此(这3个125s期间均没有连续3次读取超过1)，上报低级别告警，建议更换备件，但是优先级可以适当放低。

可预先根据存储设备的实际运行状况设置多个告警范围，不同告警范围对应不同程度级别的告警，举例来说误码率在(1，3)(即1分钟误码增加个数为1-3个时)时，告警级别为一般告警；误码率在(3，5)时，告警级别为中级告警；误码率在5以上时，告警级别为严重告警。将统计的误码率与各预设告警范围进行匹配，从而确定告警级别。

可选的，可设置两级告警级别，高级别告警和低级别告警，在预设时间段内误码的增加个数超过第一预设阈值，但没超过第二预设阈值时，进行低级别告警，在预设时间段内误码的增加个数超过第二预设阈值时，进行高级别告警。

举例来说，当检测到误码率超过10^-12后，针对误码上报，但是级别可以较低。但是如果误码率超过10^-10后(1.25秒增加1个误码)，告警级别相应提高，例如需要立即更换备件并协调研发进行处理。

用户或工作人员可根据收到的告警级别进行相应的处理，优先处理级别高的情况，从而在提升***运行的稳定性和可靠性基础，合理安排工作，提升工作人员处理灵活性。

此外，本申请还提供了另外一个实施例，请参见图2，图2为本发明实施例提供的另一种高速链路误码告警方法的流程示意图，可包括以下内容：

S201：检测到存储***运行启动成功时，清除预设类型芯片的误码寄存器中的误码数量。

S202：按照预设频率读取误码寄存器中的误码数量。

S203：判断预设时间段内误码的增加个数是否超过第一预设阈值，若是，则执行S204；若否，则不执行告警操作。

S204：判断预设时间段内误码的增加个数是否超过第二预设阈值，若是，则执行S206，若否，则执行S205。

S205：进行低级别预警。

S206：进行高级别预警。

本发明实施例与上述实施例相同的步骤或方法，可参阅上述实施例记载的实现过程，此次，不再赘述。

由上可知，本发明实施例在误码率超过影响存储***正常运行时可允许的最大误码率后，根据误码率的值和预设范围进行分级别告警，以便相关人员根据报警的级别进行相应的处理或维护，有效避免了存储***卡顿或宕机现象的发生，从而提升了存储产品运行的可靠性和稳定性。

本发明实施例还针对高速链路误码告警方法提供了相应的实现装置，进一步使得所述方法更具有实用性。下面对本发明实施例提供的高速链路误码告警装置进行介绍，下文描述的高速链路误码告警装置与上文描述的高速链路误码告警方法可相互对应参照。

参见图3，图3为本发明实施例提供的高速链路误码告警装置在一种具体实施方式下的结构图，基于高速链路接收端，该装置可包括：

误码读取模块301，用于轮询读取芯片内部的误码寄存器记载的误码数量；预设阈值不大于存储***正常运行状态时预设时间段内误码增加个数的最大值；

告警模块302，用于当预设时间段内误码的增加个数超过预设阈值时，进行告警。

可选的，在本实施例的一些实施方式中，所述告警模块302可为将预设时间段内误码的增加个数与预设告警范围进行匹配，根据匹配结果进行分级告警；分级告警的严重级别程度随着预设时间段内误码个数的增加而增加的模块。

在本发明实施例的一些实施方式中，所述告警模块302例如还可包括：

第一判断子模块，用于判断预设时间段内误码的增加个数是否超过第一预设阈值；

第二判断子模块，用于若预设时间段内误码的增加个数超过第一预设阈值，则判断预设时间段内误码的增加个数是否超过第二预设阈值；第一预设阈值小于第二预设阈值；

分级别告警子模块，用于若预设时间段内误码的增加个数超过第二预设阈值，则进行高级别预警；若预设时间段内误码的增加个数没有超过第二预设阈值，则进行低级别预警。

在另外一些实施方式中，所述误码读取模块301例如还可为检测到***运行启动成功时，清除误码寄存器中的误码数量；按照预设频率读取误码寄存器中的误码数量的模块。

本发明实施例所述高速链路误码告警装置的各功能模块的功能可根据上述方法实施例中的方法具体实现，其具体实现过程可以参照上述方法实施例的相关描述，此处不再赘述。

由上可知，本发明实施例及时进行误码告警，提升存储***运行的稳定性和可靠性。

本发明实施例还提供了一种高速链路误码告警设备，请参阅图4，高速链路误码告警设备4可包括：

存储器41，用于存储计算机程序；

处理器42，用于执行计算机程序以实现如上任意一实施例所述高速链路误码告警方法的步骤。

本发明实施例所述高速链路误码告警设备的各功能模块的功能可根据上述方法实施例中的方法具体实现，其具体实现过程可以参照上述方法实施例的相关描述，此处不再赘述。

由上可知，本发明实施例及时进行误码告警，提升存储***运行的稳定性和可靠性。

本发明实施例还提供了一种计算机可读存储介质，存储有高速链路误码告警程序，所述高速链路误码告警程序被处理器执行时如上任意一实施例所述高速链路误码告警方法的步骤。

本发明实施例所述计算机可读存储介质的各功能模块的功能可根据上述方法实施例中的方法具体实现，其具体实现过程可以参照上述方法实施例的相关描述，此处不再赘述。

由上可知，本发明实施例及时进行误码告警，提升存储***运行的稳定性和可靠性。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

以上对本发明所提供的一种高速链路误码告警方法、装置、设备及计算机可读存储介质进行了详细介绍。本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

Claims (10)

1.一种高速链路误码告警方法，其特征在于，基于高速链路接收端，包括：

轮询读取预设类型芯片内部的误码寄存器记载的误码数量；

当预设时间段内误码的增加个数超过预设阈值时，进行告警；

其中，所述预设阈值不大于存储***正常运行状态时所述预设时间段内误码增加个数的最大值。

2.根据权利要求1所述的高速链路误码告警方法，其特征在于，所述当预设时间段内误码的增加个数超过预设阈值时，进行告警包括：

将所述预设时间段内误码的增加个数与预设告警范围进行匹配，根据匹配结果进行分级告警；所述分级告警的严重级别程度随着所述预设时间段内误码个数的增加而增加。

3.根据权利要求2所述的高速链路误码告警方法，其特征在于，所述当预设时间段内误码的增加个数超过预设阈值时，进行告警包括：

判断所述预设时间段内误码的增加个数是否超过第一预设阈值；

若是，则判断所述预设时间段内误码的增加个数是否超过第二预设阈值；

若所述预设时间段内误码的增加个数超过所述第二预设阈值，则进行高级别预警；若所述预设时间段内误码的增加个数没有超过所述第二预设阈值，则进行低级别预警；

其中，所述第一预设阈值小于所述第二预设阈值。

4.根据权利要求1所述的高速链路误码告警方法，其特征在于，所述轮询读取预设类型芯片内部的误码寄存器记载的误码数量包括：

检测到存储***运行启动成功时，清除所述预设类型芯片的所述误码寄存器中的误码数量；

按照预设频率读取所述误码寄存器中的误码数量。

5.根据权利要求4所述的高速链路误码告警方法，其特征在于，所述清除所述预设类型芯片的误码寄存器中的误码数量为将所述预设类型芯片的误码寄存器中的误码数量置0。

6.一种高速链路误码告警装置，其特征在于，基于高速链路接收端，包括：

误码读取模块，用于轮询读取芯片内部的误码寄存器记载的误码数量；所述预设阈值不大于存储***正常运行状态时所述预设时间段内误码增加个数的最大值；

告警模块，用于当预设时间段内误码的增加个数超过预设阈值时，进行告警。

7.根据权利要求6所述的高速链路误码告警装置，其特征在于，所述告警模块还用于将所述预设时间段内误码的增加个数与预设告警范围进行匹配，根据匹配结果进行分级告警；所述分级告警的严重级别程度随着所述预设时间段内误码个数的增加而增加。

8.根据权利要求6所述的高速链路误码告警装置，其特征在于，所述误码读取模块为检测到***运行启动成功时，清除所述误码寄存器中的误码数量；按照预设频率读取所述误码寄存器中的误码数量的模块。

9.一种高速链路误码告警设备，其特征在于，包括处理器，所述处理器用于执行存储器中存储的计算机程序时实现如权利要求1至5任一项所述高速链路误码告警方法的步骤。

10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有高速链路误码告警程序，所述高速链路误码告警程序被处理器执行时实现如权利要求1至5任一项所述高速链路误码告警方法的步骤。