CN109564279A - 具有用于阵列换能器的脉冲发生器和线性放大器的超声***前端电路 - Google Patents

具有用于阵列换能器的脉冲发生器和线性放大器的超声***前端电路 Download PDF

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Abstract

描述了用于超声***的前端电路，其包括：波束形成器FPGA集成电路、具有脉冲发射器和线性波形发射器两者的发射IC、发射控制和接收器IC，以及模数转换器(ADC)IC。针对线性和脉冲发生器发射器两者的波形数据被存储在发射控制和接收器IC中，从而节省FPGA上的引脚，所述引脚是该数据的常规源。ADC通过串行总线将数字回波数据耦合到FPGA以进行波束形成，从而相对于常规并行数据布置节省额外的FPGA引脚。在发射IC中包括脉冲发生器和线性波形发射能力两者使得能够在形成多模式图像中使用这两种类型的发射器，诸如在形成彩色流图像中使用用于多普勒波束的脉冲发生器和用于B模式波束的线性发射器。

Description

具有用于阵列换能器的脉冲发生器和线性放大器的超声*** 前端电路
技术领域
本发明涉及医学诊断超声***，并且具体地涉及具有用于驱动换能器阵列的元件的脉冲发生器和线性放大器两者的前端电路。
背景技术
超声***的前端是***的部分，其与超声探头通信，从而控制超声从探头换能器的发射并且接收并初始地处理来自换能器的返回回波信号。前端电路还控制相关处理，诸如回波信号的TGC放大、数字化和波束形成过程的至少部分。期望该电路的大部分以集成电路(IC)形式制造，以减小***尺寸和重量并且期望地降低成本。但当今的超声***使用具有多元件阵列换能器的探头来电子地操纵和聚焦波束，从而消除探头中的机械部分。常规1D(一维)阵列尺寸是128个元件，尽管具有192和256个元件的探头在使用中，并且用于3D成像的2D探头具有数千个换能器元件。对于2D阵列探头，尽管前端电路仍然通常用于探头控制和最终波束形成，但是微波束形成器必须使得能够使用有效尺寸的线缆。
还期望前端电路提供全范围的能力，能够操作需要脉冲发射的探头和使用整形波形发射的探头，以及具有多线能力的探头。还期望在波束形成之前完成数字化，使得数字波束形成器能够用于所有成像应用。这些需要对集成电路部件的数量和布局施加了挑战，因为它们导致集成电路部件的增加的引脚计数。针对具有较少元件数量的探头和使用多路复用的探头，这些需要将会减少，但是多路复用通常会降低性能，并且因此高效操作128-元件阵列探头的需要最低限度地是期望需要。本发明的目的是提供一种用于超声***的集成电路前端，所述集成电路前端为128-元件阵列换能器探头提供额外性能，其中，IC封装具有减少的引脚计数，以用于高效的配置、封装和p.c.板布局，并且考虑不同电压和功能的IC所需的各种类型的制造。
发明内容
根据本发明的原理，描述了用于超声***的前端电路，其包括：波束形成器FPGA集成电路；具有脉冲发射器和线性波形发射器两者的发射IC；发射控制和接收器IC；以及模数转换器(ADC)IC。仅发射IC需要高电压，发射/接收开关集成在发射IC中，从而将接收器IC与高电压隔离。可以修整发射器以调节脉冲转换速率，从而实现具有低谐波频率内容的脉冲的发射，以及因此更好的谐波图像。线性和脉冲发生器发射器两者的波形数据存储在发射控制和接收器IC中，从而节省了FPGA上的引脚，其是该数据的常规来源。ADC通过串行总线将数字回波数据耦合到FPGA以进行波束形成，从而相对于常规并行数据布置节省了额外的FPGA引脚。在发射IC中包括脉冲发生器和线性波形发射能力两者使得能够在形成多模式图像中使用两种类型的发射器，诸如在形成彩色流图像中使用用于多普勒波束的脉冲发生器和用于B模式波束的线性发射器。
附图说明
在附图中：
图1以框图形式图示了根据本发明的原理构造的超声***前端的IC的配置。
图2是根据本发明的原理的在相同IC上集成脉冲发生器和线性波形发射器两者以及发射-接收开关的发射IC的示意性图示。
图3是根据本发明的原理构造的发射控制和接收器IC的框图和示意性图示。
图4是图示图1的超声***前端电路的操作的流程图。
图5是图示使用图1-3的超声***前端电路的脉冲发生器和线性波形发射器两者采集针对彩色流图像的回波信号的流程图。
图6以框图形式图示了使用图1-3的前端电路的超声***。
具体实施方式
首先参考图1，以框图形式示出了根据本发明的原理构造的超声***前端的IC。波束形成器FPGA(现场可编程门阵列)10与***后端通信，从而接收用于具有阵列换能器的探头的发射-接收成像序列的命令，并且传送回数字波束形成回波数据以用于后端中的图像形成。FPGA 10被配置为对接收的回波信号执行数字波束形成，如本领域中已知的。波束形成包括接收由换能器阵列的元件接收的回波信号，并分别延迟回波以使其进入时间和相位一致性中，然后对其求和。实质上，由阵列换能器的不同元件从图像场中的公共点接收的回波被组合以产生相干波束形成回波信号。模拟波束形成器使用延迟线来延迟回波信号以进行组合，但数字波束形成器可以使用各种延迟技术，包括回波信号的采样(数字化)的相对时间，通过移位寄存器对一系列数字回波信号采样进行计时的时间或存储在随机存取存储器中的回波的写-读时间。这些技术描述于例如美国专利US 4173007(McKeighen等人)中。可以在FPGA 10中实施的代表性数字波束形成器示出在例如美国专利US 8137272(Cooley等人)和美国专利US 6315723(Robinson等人)中。
由FPGA 10波束形成的回波信号由ADC 18产生并且存储在DRAM存储器中。然后，FPGA根据需要从存储器中提取数据，并且将数据波束形成为数字相干回波信号，所述数字相干回波信号然后被传递到超声***后端以进行进一步处理和图像形成。DRAM存储器可以包括电耦合到FPGA 10的单独的存储器IC。优选地，DRAM存储器集成到与FPGA相同的IC封装。这样的集成IC器件可以制造为电子封装，其中，多个集成电路被封装在统一衬底上，从而便于它们用为单个部件，其包括小得多的体积中的多个集成电路器件的功能和能力。另一种封装方法是将FPGA芯片和(一个或多个)存储器芯片垂直堆叠在p.c.板上，这样可以最大限度地减小封装尺寸(即长度和宽度)以及由芯片在电路板上占用的占用面积。该方法在实现电路板尺寸减小的目的的同时，将无法实现本发明的目的之一，即减少IC封装所需的引脚的数量，因为FPGA与存储器IC之间的数据总线、时钟信号和控制线(例如，地址线)将仍需要外部封装引脚。本发明的优选实施方式是将FPGA器件和DRAM芯片两者封装在相同IC封装中，使得它们之间的连接可以在封装内部，从而减少和释放FPGA封装上的外部引脚用于其他用途，诸如与前端的其他IC的连接。
响应于用于特定发射-接收成像序列的命令，FPGA将发射和接收控制数据(TxRx控制数据)传递到发射控制和接收器IC 16。在用于128-元件换能器阵列的优选实施方式中，每个发射控制和接收器IC 16接收用于操作换能器阵列的32个元件的控制数据。因此，需要四个发射控制和接收器IC 16来操作128-元件阵列。每个发射控制和接收器IC 16通过产生阵列的32个元件的发射数据来响应。每个IC 16还包括三十二个接收信号路径，所述三十二个接收信号路径包括用于相同的三十二个元件的前置放大器和TCG控制。发射控制和接收器IC为每个换能器元件产生脉冲控制信号和线性波形信号两者。针对每个换能器元件，发射控制和接收器IC为线性发射器输出线性波形信号，并且为脉冲发生器输出发射控制数据，每个换能器元件耦合到线性和脉冲发生器发射器IC 14。还耦合到线性和脉冲发生器发射器IC的是控制发射器参数(诸如，发射器增益和使能信号)的控制信号。信号线还连接在发射控制和接收器IC 16与线性和脉冲发生器发射器IC 14之间，以将接收到的回波信号耦合回到IC 16中的接收信号路径的TGC控制的前置放大器。
在优选实施方式中，每个线性和脉冲发生器发射器IC 14包括脉冲发生器和线性发射器以及用于两个换能器元件12的发射/接收(T/R)开关。因此，针对128-元件换能器阵列需要64个线性和脉冲发生器发射器IC 14。在发射-接收周期的接收部分期间，T/R开关闭合以将接收到的信号耦合回到发射控制和接收器IC的接收信号路径。在发射-接收周期的发射部分期间，T/R开关断开以将接收信号路径从发射高电压隔离。因此，仅针对线性和脉冲发生器发射器IC 14需要高电压，并且发射控制和接收器IC是完全低电压IC，因为它们从高发射电压完全隔离并且没有高电压要求。
从线性和脉冲发生器发射器IC 14接收的回波信号通过发射控制和接收器IC 16的接收信号路径中的前置放大器以TGC增益控制被放大，并耦合到ADC IC 18。在128-元件换能器阵列的优选实施方式中，每个ADC IC 18包括八个ADC，以用于从阵列的八个元件接收的回波信号。因此，每个发射控制和接收器IC 16耦合到四个ADC IC 18。八个换能器元件的数字化回波信号通过串行接收数据线(串行Rx数据)以时间多路复用从每个ADC IC 18耦合回到FPGA 10，其中，数字化回波信号数据存储在DRAM存储器中以供FPGA在波束形成中使用。通过使用串行数据线而不是并行数据线，FPGA IC上所需的引脚的数量减少，并且通过将8个ADC的数字化回波信号时间多路复用到针对每个ADC IC的相同串行数据线上，FPGA上所需的引脚的数量进一步降低；针对128-元件阵列的优选实施方式，仅需要16个串行数据线。在优选实施方式中，每个串行数据线被实施为根据JESD204B串行数据总线格式操作的差分导体对。
图2以示意性细节图示了线性和脉冲发生器发射器IC 14的电路。由于优选实施方式中的每个IC 14操作两个换能器元件12，因此图2的电路在IC中复制两次以用于两个换能器元件。IC封装的边界由虚线描绘，虚线上的小框指示IC封装的外部连接引脚。数字数据Dig.入定义了由脉冲发生器50产生的高电压驱动脉冲的特性，所述高电压驱动脉冲用于由换能器元件12进行脉冲发射；并且以适合于来自特定元件的信号所贡献于的发射波束的操纵和聚焦的定时被应用。Dig.入数据由脉冲逻辑52解释以控制脉冲发生器50来产生双电平脉冲(例如，零和一)、三电平脉冲或七电平脉冲。Dig.入数据对于双电平脉冲包括一位(零或一)，对于三电平脉冲包括两位，并且对于七电平脉冲包括三位。脉冲发生器50由施加到IC 14(未示出)的引脚的高电压+HVP和-HVP供电。模拟波形DAC入耦合到IC 14的引脚，以用于发射诸如整形正弦波的线性波形来驱动换能器元件12，再次利用适合于特定元件所贡献于的发射波束的定时。低电压DAC入波形由具有可选增益的放大器56放大，并产生波形，所述波形还由驱动换能器元件的高功率线性发射器54放大。线性发射器54由施加到IC 14(未示出)的引脚的高电压+HVL和-HVL供电。脉冲发生器50和线性发射器54两者的输出耦合到IC 14的相同输出引脚，换能器元件12连接到IC 14。在发射时段之前由发射控制逻辑58接收的发射控制数据(Tx控制数据)通过为每个发射器生成使能信号Pen和Len来确定要使用哪个发射器，是脉冲发生器50还是线性发射器54。脉冲发生器使能信号Pen耦合到脉冲逻辑52，并且线性发射器使能信号Len耦合到放大器56。由发射控制逻辑生成的增益控制信号也被施加到放大器56以用于增益确定。
对于每个换能器元件12，AT/R开关60也集成在IC 14上。优选T/R开关包含与来自换能器元件12的接收信号路径串联的一个单极单掷开关TR0和将信号路径分流到地的另一个单极单掷开关TR1。开关由通过发射控制逻辑58生成的TR控制信号以互补的方式操作。在发射期间，当高电压脉冲发生器或线性发射器驱动换能器元件12时，TR0开关断开而TR1开关闭合以将发射控制和接收器IC 16的接收信号路径从高电压隔离。在回波接收期间，当发射器被禁用并且回波信号由换能器元件12接收时，TR0开关闭合并且TR1开关断开以通过输出线Rcv出将接收的回波信号耦合到接收信号路径。
在优选实施方式中，脉冲发生器50通常用于谐波信号操作，其中，由组织或造影剂在身体内形成的谐波频率信号由脉冲发射刺激并且由换能器阵列接收以用于成像或其他诊断。为了使由换能器阵列接收的谐波信号尽可能干净，期望发射的脉冲本身包含尽可能少的高频内容，其在其他情况下会导致产生于超声***而不是身体的谐波频带中的信号的接收。为了减少超声***的谐波频率生成，期望发射的脉冲在上升和下降时间、从一个脉冲电平到另一脉冲电平的它们的转换速率中尽可能对称。尽管对于大多数应用而言精确，但是半导体处理仍然能够导致互补驱动脉冲发生器配置的正驱动和负驱动MOSFET 76、78之间的电流和/或阻抗差异。例如，如果正驱动晶体管76对于给定驱动信号比负驱动晶体管78更具导电性，则例如与下降边缘处的下降速率相比，发射脉冲在上升边缘处具有更快的上升时间(更大的转换速率)。关于下降边缘能够产生相同的效应。根据本发明的另外的方面，可以可控地修整脉冲发生器50的驱动晶体管，以均衡发射的脉冲的上升和下降特性。在72处指示了这样做的一种方式，即可控制地改变驱动晶体管的尺寸。如图所指示的，驱动晶体管可以制造为具有MOSFET的源极和漏极电极之间的并行可切换沟道路径，并且其还用于栅极电极。随着接通额外的并联半导体路径，随着晶体管的有效尺寸增加，晶体管的导电率增加。例如，当正驱动晶体管76的尺寸增加时，朝向正电压轨的上升时间增加，而当尺寸减小时，上升时间减慢。在超声***的制造或测试期间可以可控地调节驱动晶体管的尺寸，并且施加和测量测试脉冲，直到产生具有最小谐波频率内容的对称平衡脉冲。如果期望，则还可以在现场调节转换速率特性。例如，由脉冲发生器看到的换能器元件的电负载也会影响所施加的驱动脉冲的上升和下降特性。新开发的探头能够具有换能器阵列，所述换能器阵列需要不同的脉冲晶体管修整以实现最佳谐波性能。当新探头连接到***以进行扫描流程时，探头EPROM中的数据能够由FPGA读取并耦合到线性和脉冲发生器发射器IC 14，以重置脉冲发生器晶体管的修整，以用于新探头的更好的谐波性能。
针对平衡转换速率性能来修整脉冲发生器晶体管的另一方法是通过可控地调节用于驱动高电压MOSFET的第一级晶体管。诸如图2中的MOSFET 76和78的互补功率晶体管对通常由耦合到其栅电极的一对低功率驱动晶体管驱动，其通常***作为平衡对。根据本发明，这样的驱动晶体管具有偏置电流，所述偏置电流可以使用耦合到晶体管电压源的可切换并联电阻器74来修整，如图2所示。通过在电源电压与驱动晶体管的电极之间并联添加更多电阻器，晶体管操作被改变，使得其将响应于驱动信号而变得更导电或更早更加导电。因此，通过针对更早或更大的导电率来偏置正电源驱动晶体管，正功率晶体管76的上升时间对应地增加，从而增加正向发射脉冲的转换速率。通过以这种方式针对功率晶体管76、78来修整驱动晶体管中的一个或两个的偏置电源，可以调节脉冲发生器的性能，以呈现正向和负向脉冲和脉冲边缘的基本相同的上升时间。
图3是图1的发射控制和接收器IC 16之一的电路的框图和示意图。图1的每个IC16包含图3中图示的用于32个换能器元件的部件，并且因此对于128-元件阵列换能器，图3的电路在每个IC中复制32次。图中顶部所示的发射电路包括发射数据存储器，所述发射数据存储器是n字节数字存储器82，其包含针对多个不同脉冲发生器脉冲序列和线性发射波形的数据序列。发射和接收控制逻辑80从FPGA10接收控制数据(TxRx控制数据，图1)，所述控制数据定义发射部件的发射脉冲和波形以及TGC控制特性和前端电路的接收信号路径。响应于该信息，地址寄存器84寻址存储在存储器82中的适当发射脉冲或波形的n个字节的存储器位置。脉冲或波形数据的序列从存储器82中读出并应用于脉冲发生器逻辑86和数模转换器(DAC)88。脉冲发生器逻辑86通过输出针对期望的脉冲发生器波形的适当比特长度的数字数据字节的序列来对该数据作出响应，所述数字数据字节序列应用于线性和脉冲发生器发射器IC 14(Dig.入)的脉冲发生器输入。该数据序列(其通常具有数百字节的长度)根据时钟频率和期望的发射脉冲分辨率而使脉冲发生器发射期望的脉冲形状和持续时间。当从存储器82读出针对线性波形的数据时，由DAC 88将数据字节序列转换成线性变化的模拟波形，其被应用于线性发射器(DAC入)。发射和接收控制逻辑80还输出控制数据，以用于控制发射脉冲或波形的其他参数(Tx控制数据)，包括用于控制脉冲发生器或线性发射器操作的使能比特和用于控制T/R开关60的比特。
由换能器元件12接收并由T/R开关60耦合的回波信号的接收信号路径在图3的底部处被示出。回波信号(Rcv出)被施加到具有增益控制TGC1电阻器的第一前置放大器90，所述增益控制TGC1电阻器在由通过发射和接收控制逻辑80接收的控制数据确定的时间由开关92切换到电路中。前置放大器90的输出耦合到第二增益级94，第二增益级94包括用于TGC控制的第二级的第二可切换反馈电阻器TGC2。TGC2电阻器通过开关96切换到电路中，开关96也由通过发射和接收控制逻辑80生成的信号控制。这之后是第三前置放大器98。前置放大器98的输出部处的经放大的回波信号以互补对形式耦合到ADC IC 18以用于数字化，所述互补对即为由另外的反相前置放大器99产生的Rcv出P，以及由前置放大器98产生的Rcv出N。在由IC芯片18之一的ADC的数字化之后，经数字化的回波数据借助于串行数据总线(串行Rx数据)耦合到FPGA10以进行波束形成。应看到，发射控制和接收器IC 16的部件和信号都是低电压部件和信号，使得能够使用高效低电压CMOS过程来制造这些IC。
在图4中图示了用于操作先前附图的前端IC电路以用于超声发射接收扫描序列的方法。在步骤102的开始处，定义扫描序列的信息从超声***的后端传送到FPGA 10。在步骤102中，FPGA 10将发射和接收控制数据传送到发射控制和接收器IC 16。在步骤106中，IC16继而将发射控制数据传送到线性和脉冲发生器发射器IC 14，并且还在步骤108中调节接收信号路径以用于期望TGC操作。发射波形在发射控制和接收器IC 16中产生并被施加到线性和脉冲发生器发射器IC的使能脉冲发生器或线性发射器，从而在步骤110中引起通过换能器元件进行的期望脉冲或线性波形的发射，以及得到的回波信号的接收。回波信号通过T/R开关60耦合到发射控制和接收器IC 16的接收信号路径，其中，TGC放大被应用。经放大的回波信号然后被施加到ADC IC，ADC IC在步骤112将它们转换成数字信号样本。然后在步骤114中通过串行数据线将数字回波信号样本传送到FPGA 10，以用于在FPGA中进行波束形成。
还可以定义图4的扫描序列以使用脉冲发生器和线性发射器产生多模式图像，诸如彩色流图像，从而采集不同模式的回波信号，如图5所示的。在步骤122中，为了采集针对彩色流图像的回波信号，操作开始于将期望的彩色血流扫描序列从超声***的后端传递到FPGA 10。在步骤124中，用于多普勒(运动)回波数据的多普勒波束和用于B模式(结构)回波数据的B模式波束的发射和接收的控制数据被传送到发射控制和接收器IC 16(TxRx控制数据)。在步骤126中，将用于脉冲发生器和线性放大器的发射控制数据传送到线性和脉冲发生器发射器IC 14(Tx控制数据)。接收控制数据被用于控制应用于发射控制和接收器IC的接收信号路径中的接收到的回波的TGC特性。在步骤128，来自n字节存储器82的数字数据由IC 16的脉冲发生器逻辑处理，并且耦合到IC 14中的脉冲发生器50的输入，以用于由阵列元件12发射脉冲多普勒波束。响应于多普勒波束接收的波束通过IC14的T/R开关60从换能器元件耦合到IC16的接收信号路径的TGC前置放大器。在步骤132，经放大的回波信号(Rcv出P、N)耦合到ADC IC 18，其中，它们被转换成数字信号样本。在步骤134中，数字多普勒回波信号样本(串行Rx数据)被传送到FPGA DRAM存储器以进行临时存储，以准备由FPGA波束形成为沿每个多普勒扫描线接收的回波信号。
对于B模式扫描线，一系列数字波形字节从n字节存储器耦合到DAC 88，DAC 88产生用于B模式发射的线性变化波形。在适当的时间将波形(DAC入)施加到IC 14的线性发射器54的放大器56的输入部，线性发射器54在步骤130中驱动换能器阵列的元件发射B模式波形束。响应于B模式波束，回波从对象的结构(例如，组织)物质返回并由换能器元件12接收。接收到的B模式回波信号通过T/R开关60耦合到IC 16的接收信号路径，其具有与用于多普勒回波信号相同或不同的TGC增益特性。经放大的B模式回波耦合到ADC IC 18(Rcv出P、N)，其中，在步骤132中它们被转换成数字B模式回波信号样本并被转发到FPGA 10的DRAM存储器(串行Rx数据)以用于临时存储和波束形成。
由于期望在基本相同的时刻采集给定扫描线的多普勒和B模式回波信号，因此多普勒脉冲和B模式波形的发射以及得到的回波接收通常跨阵列交替。由于多普勒处理需要从图像场中的每个点随时间采集的回波信号的集成，因此多普勒脉冲的数量超过B模式脉冲的数量，其中，多个多普勒波束沿着每个扫描线方向在不同的时间发射。由图5右侧的箭头指示的多普勒和B模式交错的定时和程度，如本领域中已知的，在考虑到要检测的组织运动或血流速度的范围的情况下确定(即，奈奎斯特采样规则)，在较大的时间间隔上采集集成的多普勒回波，以测量较低的速度。用于采集多普勒集成的多普勒发射的数量取决于诸如流的期望准确度和运动信息的考虑。
在图6中以框图形式示出了超声***，所述超声***利用上述用于产生超声图像(包括彩色流图像)的前端IC。在该范例中，具有128个元件的换能器阵列12的探头100耦合到图1所示的IC前端，尤其是线性和脉冲发生器发射器IC 14的换能器元件引脚。FPGA的波束形成器响应于跨图像场发射的脉冲和波形波束而产生相干回波信号的扫描线。在一些实施方式中，第二***波束形成器140可以用于执行一些或专门的波束形成，例如从由FPGA波束形成器产生的部分波束形成和来完成波束形成。然而，在大多数实例中，FPGA波束形成器对于所有波束形成都将是足够的，即使是需要复杂计算的那些，诸如多线波束形成。当通常在FPGA中执行的功能(诸如脉冲和波形特征的存储及其处理)被卸载到其他部件时尤其如此，如图1的示范性前端配置中那样。在图1的实施方式中，脉冲和波形数据存储在发射控制和接收器IC的n字节存储器82中，其中，它们不仅从FPGA中消除了该功能，而且使其更靠近其被使用的发射器IC。由于FPGA顾名思义可以是现场可编程的，因此固件可以用于将FPGA中的逻辑元件重新配置为用于特定成像流程的单个128通道波束形成器，或在其他成像流程中响应于单个发射事件而产生多个接收波束的2x、4x、8x或者甚至更高阶多线波束形成器。此外，上述FPGA配置的使用已经证明，可以仅使用单个FPGA IC实现具有上述能力的额外性能超声***前端，如图1图示的。
由波束形成产生的数字相干回波信号由信号处理器142处理，信号处理器142执行诸如抽取、滤波、空间或频率合成以及用于多普勒处理的正交检测的功能。经处理的信号被施加到B模式处理器144，其中，B模式回波信号被幅度检测并被进一步处理以用于B模式图像形成。经处理的信号也被应用于多普勒处理器，其中，处理多普勒回波信号的集成以估计图像场中的点处的流或运动的多普勒移位(频率)。对于彩色流图像，多普勒频率用于在颜色数据表中查找颜色值，使得多普勒测量的运动可以以对应的颜色显示。多普勒和B模式扫描线耦合到图像处理器150，其中，它们通过扫描转换组合成用于期望显示格式的图像的叠加，例如扇形、线性或3D。所得到的B模式、彩色流、彩色多普勒或其他多模式图像被显示在图像显示器40上。
超声***的用户控制通过用户控制20实现。从用户与用户控制的交互产生的信号耦合到***控制器160，***控制器160协调超声***的整体控制，诸如命令前端电路采集B模式和多普勒回波信号用于期望的成像扫描序列定义，并且控制后端的B模式处理器、多普勒处理器和图像处理器以处理这些回波信号并将其组合成显示的彩色流或其他图像。
应当注意，上面描述的并且由图6的示范性超声***图示的各种实施例可以以硬件、软件或其组合来实施。超声***的各种实施例和/或部件，例如，模块或其中的部件和控制器，也可以被实施为一个或多个计算机或微处理器的部分。计算机或处理器可以包括计算设备、输入设备、显示单元和接口，例如，以用于访问因特网。计算机或处理器可包括微处理器。微处理器可以连接到通信总线，例如，以访问PACS***。计算机或处理器还可以包括存储器。上述存储器设备可以包括随机存取存储器(RAM)和只读存储器(ROM)。计算机或处理器还可以包括存储设备，其可以是硬盘驱动器或可移除存储驱动器，诸如软盘驱动器、光盘驱动器、固态拇指驱动器等。存储设备还可以是用于将计算机程序或其他指令加载到计算机或处理器中的其他类似模块。
如本文所使用的，术语“计算机”或“模块”或“处理器”可以包括任何基于处理器或基于微处理器的***，包括使用微控制器、精简指令集计算机(RISC)、ASIC、逻辑电路和能够运行本文描述的功能的任何其他电路或者处理器的***。以上范例仅是示范性的，并且因此不旨在以任何方式限制这些术语的定义和/或含义。
计算机或处理器运行存储在一个或多个存储元件中的一组指令，以便处理输入数据。存储元件还可以根据期望或需要存储数据或其他信息。存储元件可以采取处理机器内的信息源或物理存储器元件的形式。
超声***的指令集可以包括指导计算机或处理器作为处理机器以执行特定操作的各种命令，诸如本发明的各个实施例的方法和过程。指令集可以采取软件程序的形式。软件可以采取各种形式，诸如***软件或应用软件，并且其可以实现为有形和非瞬态计算机可读介质。此外，软件可以采取单独程序或模块的集合的形式，较大程序内的程序模块或程序模块的部分的形式。软件还可以包括面向对象编程形式的模块化编程。由处理机器对输入数据的处理可以响应于操作者命令，或者响应于先前处理的结果，或者响应于由另一个处理机器做出的请求。
此外，以下权利要求的限制不是以模块加功能格式写的，并且不旨在基于35U.S.C.112，第六段来解释，除非并且直到此类权利要求限制明确使用短语“用于…的模块”，之后是没有另外的结构的功能陈述。

Claims (15)

1.一种用于多模式成像的超声***，所述***包括：
探头，其包括换能器元件的阵列；
高电压发射器集成电路，其包括被耦合到换能器元件的所述阵列中的公共换能器元件的脉冲发生器和线性发射器，所述脉冲发生器适于在第一成像模式期间从所述公共元件生成发射脉冲，并且所述线性发射器适于在第二成像模式期间从所述公共元件发射线性波形；
波束形成器，其被耦合到所述阵列并且适于对来自所述阵列的回波信号进行波束形成；以及
图像处理器，其被耦合以接收来自所述波束形成器的波束形成回波信号，并且适于产生对来自所述第一成像模式和所述第二成像模式的图像数据进行组合的多模式图像。
2.根据权利要求1所述的超声***，还包括所述阵列与所述波束形成器之间的TGC前置放大器。
3.根据权利要求2所述的超声***，还包括所述阵列与所述波束形成器之间的模数转换器(ADC)。
4.根据权利要求1所述的超声***，其中，所述第一成像模式包括彩色流成像，并且所述第二成像模式包括B模式成像。
5.根据权利要求4所述的超声***，其中，所述***适于以时间交错的方式操作所述脉冲发生器和所述线性发射器。
6.根据权利要求5所述的超声***，其中，所述脉冲发生器还适于根据图像场中的点生成多普勒回波信号的多个集成。
7.根据权利要求4所述的超声***，还包括：
多普勒处理器，其具有被耦合到所述波束形成器的输入部和被耦合到所述图像处理器的输出部，所述多普勒处理器适于处理从所述脉冲发生器生成的多普勒回波信号；以及
B模式处理器，其具有被耦合到所述波束形成器的输入部和被耦合到所述图像处理器的输出部，所述B模式处理器适于处理根据所述线性波形生成的B模式回波信号。
8.根据权利要求1所述的超声***，其中，所述波束形成器包括FPGA波束形成器。
9.根据权利要求1所述的超声***，还包括发射数据存储器，所述发射数据存储器被耦合到所述脉冲发生器和所述线性发射器；
其中，所述发射数据存储器包含针对所述脉冲发生器和所述线性发射器两者的发射数据字节。
10.根据权利要求9所述的超声***，还包括被耦合在所述发射数据存储器与所述线性发射器的输入部之间的DAC。
11.一种用于产生多模式图像的超声***，所述***包括：
探头，其包括换能器元件的阵列；
高电压发射器集成电路，其包括被耦合到换能器元件的所述阵列中的公共元件的脉冲发生器和线性发射器；
发射数据存储器，其被耦合到所述高电压发射器集成电路的输入部，并且包含针对所述脉冲发生器和所述线性发射器两者的发射数据字节；
多个接收信号路径，每个接收信号路径被耦合到所述阵列的单独的换能器元件；
多个集成电路ADC，每个集成电路ADC具有被耦合到所述多个接收信号路径的输入部和被耦合到串行数据输出线的输出部；
集成电路封装中的波束形成器FPGA集成电路，其被耦合以接收来自所述多个集成电路ADC的一个或多个串行数据输出线的回波信号；以及
图像处理器，其被耦合以接收来自所述波束形成器的波束形成回波信号，
其中，通过使用所述发射数据存储器和所述串行数据输出线来减少波束形成器FPGAIC封装的外部引脚。
12.根据权利要求11所述的超声***，其中，所述发射数据存储器被定位于与所述波束形成器FPGA的集成电路不同的集成电路上。
13.根据权利要求11所述的超声***，其中，所述探头包括128-元件换能器阵列探头；并且
其中，所述高电压发射器集成电路包括：128个脉冲发生器，每个脉冲发生器被耦合到所述阵列的换能器元件；以及128个线性发射器，每个线性发射器被耦合到所述阵列的换能器元件。
14.根据权利要求13所述的超声***，其中，所述波束形成器FPGA集成电路适于接收针对图像扫描序列的控制数据，并且将针对所述图像扫描序列的控制数据供应到所述发射数据存储器和所述接收信号路径；
其中，所述波束形成器FPGA集成电路包括单个FPGA集成电路。
15.根据权利要求14所述的超声***，其中，所述发射数据存储器和接收信号路径被定位于一个集成电路上，并且
其中，所述发射数据存储器被定位于与所述波束形成器FPGA的集成电路不同的集成电路上。
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