CN109558354B - 数据传输电路以及包括其的半导体设备和半导体*** - Google Patents

数据传输电路以及包括其的半导体设备和半导体*** Download PDF

Info

Publication number
CN109558354B
CN109558354B CN201811032791.0A CN201811032791A CN109558354B CN 109558354 B CN109558354 B CN 109558354B CN 201811032791 A CN201811032791 A CN 201811032791A CN 109558354 B CN109558354 B CN 109558354B
Authority
CN
China
Prior art keywords
data
control signal
inversion
output
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811032791.0A
Other languages
English (en)
Other versions
CN109558354A (zh
Inventor
郑海康
宋泓周
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN109558354A publication Critical patent/CN109558354A/zh
Application granted granted Critical
Publication of CN109558354B publication Critical patent/CN109558354B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
    • G06F13/1657—Access to multiple memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
    • H04L25/4915—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using pattern inversion or substitution

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Mathematical Physics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Power Engineering (AREA)
  • Quality & Reliability (AREA)
  • Dc Digital Transmission (AREA)
  • Dram (AREA)

Abstract

本发明提供一种数据传输电路以及包括其的半导体设备和半导体***。数据传输电路包括：数据总线反相编码电路，其被配置为将先前的输出数据与当前的输出数据相比较，反相或不反相当前的输出数据以控制数据转换的数量；以及传输器，其被配置为基于数据总线反相编码电路的输出来驱动信号传输线。

Description

数据传输电路以及包括其的半导体设备和半导体***
相关申请的交叉引用
本申请要求于2017年9月12日向韩国知识产权局提交的申请号为10-2017-0116550的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例一般而言涉及一种半导体技术，更具体地，涉及一种数据传输电路以及包括数据传输电路的半导体设备和半导体***。
背景技术
电子设备可以由大量的电子元件组成。在电子设备之中，计算机***可以由很多电子元件组成，所述电子元件由半导体构成。构成计算机***的半导体设备可以与时钟同步地传输数据，并且执行串行通信。当前，计算机***和半导体设备趋于向高速操作和低功耗方向研发。随着***操作速度增加，时钟速度和数据传输速度逐渐增加，而随着***消耗低功率，时钟和数据的幅度减少。如果数据传输速度增加而幅度减小，则数据的有效窗口和/或持续时间减少，因而，执行精确的数据通信会变得困难。因此，正在积极开展关于能够以与最近的技术趋势一致的以高速精确传输数据的数据传输方法的研究。
发明内容
在一个实施例中，可以提供一种数据传输电路。所述数据传输电路可以包括数据总线反相编码电路，所述数据总线反相编码电路被配置为：将先前的输出数据与当前的输出数据相比较，并且选择性地反相或不反相所述当前的输出数据以控制数据转换的数量。所述数据传输电路可以包括传输器，所述传输器被配置为基于所述数据总线反相编码电路的输出来驱动信号传输线。
在一个实施例中，可以提供一种半导体***。所述半导体***可以包括数据传输电路，所述数据传输电路被配置为通过将先前的输出数据与当前的输出数据相比较来产生当前的反相控制信号以控制数据转换的数量，并且通过基于所述当前的反相控制信号而反相或不反相所述当前的输出数据来输出传输数据。所述半导体***可以包括数据接收电路，所述数据接收电路被配置为从信号传输线接收所述传输数据和所述当前的反相控制信号，并且产生接收数据。
附图说明
图1是图示了根据实施例的半导体***的配置的示例代表的示图。
图2是图示了根据实施例的半导体***的配置的示例代表的示图。
图3是图示了根据实施例的数据总线反相编码电路、以及数据总线反相编码电路与传输器之间的耦接关系的示例代表的示图。
图4是图示了图2中所示的数据总线反相解码电路的配置的示例代表的示图。
图5是图示了根据实施例的数据总线反相编码电路、以及数据总线反相编码电路与传输器之间的耦接关系的示例代表的示图。
图6是图示了根据实施例的半导体***的配置的示例代表的示图。
图7是图示了根据实施例的半导体***的配置的示例代表的示图。
具体实施方式
在下文中将参考附图通过实施例的各种示例描述数据传输电路以及使用数据传输电路的半导体设备和半导体***。
各种实施例可以针对如下的数据传输电路以及使用所述数据传输电路的半导体设备和半导体***，所述数据传输电路能够执行数据总线反相操作(data bus inversionoperation)使得数据可以尽可能多地转换。
图1是图示了根据实施例的半导体***1的配置的示例代表的示图。在图1中，半导体***1可以包括第一半导体设备110和第二半导体设备120。第一半导体设备110和第二半导体设备120可以是彼此通信的电子组件。在一个实施例中，第一半导体设备110可以是主设备，第二半导体设备120可以是通过第一半导体设备110控制而操作的从设备。例如，第一半导体设备110可以是诸如处理器或控制器的主机设备，并且可以包括中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器(DSP)或存储器控制器。此外，可以通过结合具有各种功能的处理器芯片、例如应用处理器(AP)以片上***(system-on-chip)的形式来实现第一半导体设备110。第二半导体设备120可以是存储设备，并且该存储设备可以包括易失性存储器或非易失性存储器。易失性存储器可以包括SRAM(静态RAM)、DRAM(动态RAM)或SDRAM(同步DRAM)，非易失性存储器可以包括ROM(只读存储器)、PROM(可编程ROM)、EEPROM(电可擦除可编程ROM)、EPROM(电可编程ROM)、快闪存储器、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻式RAM)或FRAM(铁电RAM)。
第一半导体设备110和第二半导体设备120可以包括数据传输电路111和121以及数据接收电路112和122。数据传输电路111可以基于第一半导体设备110的内部数据将数据DQ<0:n>传输至第二半导体设备120，数据接收电路122可以接收从第一半导体设备110传输的数据DQ<0:n>。数据传输电路121可以基于第二半导体设备120的内部数据将数据DQ<0:n>传输至第一半导体设备110，数据接收电路112可以接收从第二半导体设备120传输的数据DQ<0:n>。数据传输电路111可以在将数据DQ<0:n>传输至第二半导体设备120时将反相控制信号DBI传输至第二半导体设备120，数据接收电路122可以接收从第一半导体设备110传输的反相控制信号DBI。数据传输电路121可以在将数据DQ<0:n>传输至第一半导体设备110时将反相控制信号DBI传输至第一半导体设备110，数据接收电路112可以接收从第二半导体设备120传输的反相控制信号DBI。数据传输电路111和数据传输电路121具有大体相同的结构，数据接收电路112和数据接收电路122可以具有大体相同的结构。将数据DQ<0:n>和反相控制信号DBI从第一半导体设备110传输至第二半导体设备120的操作可以是写入操作，将数据DQ<0:n>和反相控制信号DBI从第二半导体设备120传输至第一半导体设备110的操作可以是读取操作。
当从第一半导体设备110传输数据至第二半导体设备120时，数据传输电路111可以通过将先前输出的数据与当前输出的数据进行比较来产生反相控制信号DBI，并且可以基于反相控制信号DBI来反相或不反相当前输出的数据，并输出反相或不反相的数据。数据传输电路111可以产生反相控制信号DBI使得数据转换的数量变得最大，并且可以反相或不反相当前输出的数据使得数据转换的数量变得最大。可以通过将先前输出的数据的电平与当前输出的数据的电平相比较来确定数据转换的数量。数据接收电路122可以接收从数据传输电路111传输的数据DQ<0:n>和反相控制信号DBI，并且可以基于反相控制信号DBI来反相或不反相从数据传输电路111传输的数据DQ<0:n>。当从第二半导体设备120传输数据至第一半导体设备110时，数据传输电路121可以通过将先前输出的数据与当前输出的数据进行比较来产生反相控制信号DBI，并且可以基于反相控制信号DBI来反相或不反相当前输出的数据，并输出反相或不反相的数据。数据传输电路121可以产生反相控制信号DBI使得数据转换的数量变得最大，并且可以反相或不反相当前输出的数据使得数据转换的数量变得最大。数据接收电路112可以接收从数据传输电路121传输的数据DQ<0:n>和反相控制信号DBI，并且可以基于反相控制信号DBI来反相或不反相从数据传输电路121传输的数据DQ<0:n>。
第一半导体设备110和第二半导体设备120可以通过信号传输线耦接。在图1中，信号传输线可以包括数据总线130和数据反相总线141。数据总线130可以通过由数据传输电路111驱动而将数据DQ<0:n>从第一半导体设备110传输至第二半导体设备120，或者可以通过由数据传输电路121驱动而将数据DQ<0:n>从第二半导体设备120传输至第一半导体设备110。数据反相总线141可以将反相控制信号DBI从第一半导体设备110传输至第二半导体设备120，或者可以将反相控制信号DBI从第二半导体设备120传输至第一半导体设备110。虽然未示出，但是信号传输线还可以包括命令总线、地址总线和时钟总线。第一半导体设备110可以通过命令总线、地址总线和时钟总线传输各种控制信号，以控制第二半导体设备120的操作。命令信号可以通过命令总线来传输，地址信号可以通过地址总线来传输，而时钟信号可以通过时钟总线来传输。
图2是图示了根据实施例的半导体***2的配置的示例代表的示图。在图2中，半导体***2可以包括数据传输电路210和数据接收电路220。数据传输电路210可以被应用为图1中所示的数据传输电路111和数据传输电路121之中的每一个，数据接收电路220可以被应用为图1中所示的数据接收电路112和数据接收电路122之中的每一个。数据传输电路210可以通过信号传输线与数据接收电路220耦接。数据传输电路210可以通过信号传输线将数据DQ<0:n>和反相控制信号DBI传输至数据接收电路220。为了便于说明，由数据传输电路210接收的数据可以被称为输出数据DO，通过信号传输线传输的数据可以被称为传输数据DQ<0:n>，而由数据接收电路220输出的数据可以被称为接收数据DI。
数据传输电路210可以通过对输出数据DO执行数据总线反相操作而产生传输数据DQ<0:n>。数据传输电路210可以通过反相或不反相输出数据DO而产生传输数据DQ<0:n>。数据传输电路210可以沿能够将信号传输线的电压电平保持在预定电平的方向执行数据总线反相操作。例如，所述预定电平可以具有与通过信号传输线传输的传输数据DQ<0:n>和反相控制信号DBI的摆幅(swing)宽度的中点相对应的电平。正如随后将描述的，所述预定电平可以对应于信号传输线的终止电压电平。数据传输电路210可以通过将先前的输出数据与当前的输出数据进行比较来产生反相控制信号DBI，并且反相或不反相当前的输出数据使得数据转换的数量变得最大。先前的输出数据可以意指先前通过数据传输电路210输出的输出数据DO，而当前的输出数据可以意指通过数据传输电路210在先前的输出数据接下来输出的输出数据DO。输出数据DO可以是包括多个比特位的数据流。先前的输出数据可以是先前轮次(turn)的输出数据DO，而当前的输出数据可以是先前的输出数据接下来的轮次的输出数据DO。数据转换的数量可以意指相比于先前的输出数据，当前的输出数据中的电平转换的数量。例如，当先前的输出数据具有0、0、0、0、1、1、1、1的电平且当前的输出数据具有1、1、1、1、0、0、0、0的电平时，数据转换的数量可以是最大，为8。相反，当先前的输出数据具有0、0、0、0、1、1、1、1的电平且当前的输出数据具有0、0、0、0、1、1、1、1的电平时，数据转换的数量可以是最小，为0。数据转换的数量越大，信号传输线就越会保持相同的电平。此外，数据转换的数量越小，信号传输线就越会触发或转换至其他电平。因此，数据转换的数量越小，信号传输线就可能越难以保持预定的电压电平。此外，数据转换的数量越大，信号传输线就可以越易于保持预定的电压电平。因此，数据传输电路210可以反相或不反相当前的输出数据，使得数据转换的数量变得最大以使信号传输线易于保持预定的电压电平。数据传输电路210可以将反相控制信号DBI使能，使得数据转换的数量变得最大。数据传输电路210可以将反相控制信号DBI使能以反相或不反相当前的输出数据，使得数据转换的数量可以变得最大。例如，数据传输电路210可以产生被使能的反相控制信号DBI以反相当前的输出数据，使得数据转换的数量可以变得最大，以及可以产生被禁止的反相控制信号DBI以不反相当前的输出数据，使得数据转换的数量变得最大。
数据传输电路210可以执行两种不同的数据总线反相模式。例如，数据传输电路210可以执行第一反相模式和第二反相模式。数据传输电路210可以通过接收反相模式信号MDBI来以第一反相模式和第二反相模式之一操作。例如，数据传输电路210可以在反相模式信号MDBI被禁止时以第二反相模式操作，以及可以在反相模式信号MDBI被使能时以第一反相模式操作。第一反相模式可以是如上所述的数据被反相或不反相使得数据转换的数量变得最大的数据总线反相操作。第二反相模式可以是数据被反相或不反相使得数据转换的数量变得最小的数据总线反相操作。在第二反相模式中，数据传输电路210可以减少信号传输线的触发，由此减少半导体***2传输数据所需的功率。在第二反相模式中，数据传输电路210可以通过将先前的输出数据与当前的输出数据进行比较来产生反相控制信号DBI使得数据转换的数量变得最小，以及可以基于反相控制信号DBI而反相或不反相当前的输出数据，并输出反相或不反相的数据。
数据接收电路220可以与信号传输线耦接，并且可以接收通过信号传输线传输的传输数据DQ<0:n>和反相控制信号DBI。数据接收电路220可以通过基于反相控制信号DBI而反相或不反相传输数据DQ<0:n>来产生接收数据DI。数据接收电路220可以在使能的反相控制信号DBI被接收到时通过反相传输数据DQ<0:n>来产生接收数据DI，以及可以在禁止的反相控制信号DBI被接收到时通过不反相传输数据DQ<0:n>来产生接收数据DI。因此，数据接收电路220可以通过基于反相控制信号DBI而反相或不反相传输数据DQ<0:n>来产生具有与输出数据DO大体相同的电平的接收数据DI。
在图2中，数据传输电路210可以包括数据总线反相编码电路211和传输器(TX)212。数据传输电路210还可以包括焊盘213，并且可以通过焊盘213与信号传输线耦接。信号传输线可以包括多个数据总线230、231、……、23n以及数据反相总线241。多个数据总线230、231、……、23n可以是经由其传输第一至第(n+1)传输数据DQ<0:n>的信号传输线。数据反相总线241可以是经由其传输反相控制信号DBI的信号传输线。当数据带宽是8时，数据总线230、231、……、23n的数量可以是8，并且经由数据总线230、231、……、23n一次传输的传输数据DQ<0:n>的比特位的数量可以是8。虽然所阐述的数据带宽是8，但本实施例并非意在局限于此。
数据总线反相编码电路211可以接收输出数据DO，并且可以确定是否将输出数据DO反相。例如，数据传输电路210可以经由数据总线230、231、……、23n顺序地传输例如32个数据，每次8个数据，经过4次。当第二次传输8个传输数据DQ<0:n>时，第一次传输的8个传输数据DQ<0:n>可以是基于先前的输出数据的数据，而第二次传输的传输数据DQ<0:n>可以是基于当前的输出数据的数据。数据总线反相编码电路211可以通过将先前输出的数据与当前输出的数据进行比较来产生反相控制信号DBI，以及可以基于反相控制信号DBI来反相或不反相当前的输出数据，并输出反相或不反相的数据。数据总线反相编码电路211可以反相或不反相当前的输出数据使得数据转换的数量变得最大。传输器212可以基于数据总线反相编码电路211的输出来驱动信号传输线。基于数据总线反相编码电路211的输出，传输器212可以经由数据总线230、231、……、23n传输第一至第八传输数据DQ<0:n>，并且经由数据反相总线241传输反相控制信号DBI。在图2中，数据总线反相编码电路211还可以接收反相模式信号MDBI。数据总线反相编码电路211可以基于反相模式信号MDBI而以第一反相模式和第二反相模式之一操作。
在图2中，数据接收电路220可以包括接收器(RX)221和数据总线反相解码电路222。数据接收电路220还可以包括焊盘223，并且可以通过焊盘223与信号传输线耦接。接收器(RX)221可以通过焊盘223分别与数据总线230、231、……、23n以及数据反相总线241耦接。接收器221可以接收经由数据总线230、231、……、23n传输的第一至第(n+1)传输数据DQ<0:n>，并且接收经由数据反相总线241传输的反相控制信号DBI。数据总线反相解码电路222可以接收接收器221的输出。数据总线反相解码电路222可以基于反相控制信号DBI来反相或不反相接收器221的输出。数据总线反相解码电路222可以通过反相或不反相接收器221的输出来产生接收数据DI。
图3是图示了根据实施例的数据总线反相编码电路300、以及数据总线反相编码电路300与传输器212之间的耦接关系的示例代表的示图。数据总线反相编码电路300可以应用为如图2所示的数据总线反相编码电路211。在图3中，数据总线反相编码电路300可以包括比较器310、多数表决(majority voting)电路320、反相控制信号发生器330和反相驱动器340。比较器310可以将先前的输出数据DOP与当前的输出数据DOC进行比较。例如，比较器310可以在先前的输出数据DOP的电平与当前的输出数据DOC的电平不同时输出高电平的信号，以及可以在先前的输出数据DOP的电平与当前的输出数据DOC的电平相同时输出低电平的信号。比较器310可以执行异或操作。例如，比较器310可以包括异或门311。比较器310可以以如下数量来包括异或门，所述数量与先前的输出数据DOP的数量和当前的输出数据DOC的数量的每个相对应。例如，当数据带宽是8时，数据总线反相编码电路300可以包括比较器310，该比较器310包括8个异或门。
多数表决电路320可以接收比较器310的输出。多数表决电路320可以基于比较器310的输出来对数据转换的数量进行计数。多数表决电路320可以判定数据转换的数量是否与数据带宽的多数相对应。例如，当先前的输出数据DOP的数量和当前的输出数据DOC的数量的每个都是8时，多数表决电路320可以在数据转换的数量等于或大于4(即，为多数)时输出低电平的输出信号，而在数据转换的数量小于4(即，不是多数)时产生高电平的输出信号。多数表决电路320可以通过接收比较器310的输出作为差分信号来执行判决操作。
反相控制信号发生器330可以接收多数表决电路320的输出和先前的反相控制信号DBIP，并且产生当前的反相控制信号DBIC。反相控制信号发生器330可以在多数表决电路320的输出和先前的反相控制信号DBIP的电平相同时将当前的反相控制信号DBIC禁止至低电平，以及在多数表决电路320的输出和先前的反相控制信号DBIP的电平不同时将当前的反相控制信号DBIC使能至高电平。先前的反相控制信号DBIP可以是通过将先前的输出数据DOP与在先前的输出数据DOP之前的输出数据相比较而产生的反相控制信号。反相控制信号发生器330可以执行异或操作。反相控制信号发生器330可以包括异或门331。异或门331可以接收先前的反相控制信号DBIP和多数表决电路320的输出，并且输出当前的反相控制信号DBIC。当前的反相控制信号DBIC可以通过被传输器212驱动而作为反相控制信号DBI经由数据反相总线241传输至数据接收电路220。
反相驱动器340可以接收当前的输出数据DOC和当前的反相控制信号DBIC。反相驱动器340可以基于当前的反相控制信号DBIC而输出不反相的当前的输出数据301和反相的当前的输出数据302之中的一个。例如，反相驱动器340可以在当前的反相控制信号DBIC被使能时输出反相的当前的输出数据302，以及可以在当前的反相控制信号DBIC被禁止时输出不反相的当前的输出数据301。反相驱动器340可以包括反相器341和开关342。反相器341可以使当前的输出数据DOC反相，并且产生反相的当前的输出数据302。开关342可以基于当前的反相控制信号DBIC而输出不反相的当前的输出数据301和由反相器341反相的、被反相的当前的输出数据302之中的一个。反相驱动器340的输出可以通过传输器212输出为传输数据DQ。
数据总线反相编码电路300可以在数据转换的数量不是多数且先前的反相控制信号DBIP被禁止时将当前的反相控制信号DBIC使能。当数据转换的数量不是多数且先前的输出数据DOP通过不反相而输出时，数据总线反相编码电路300可以将当前的输出数据DOC反相并且输出反相的当前的输出数据302。数据总线反相编码电路300可以在数据转换的数量不是多数且先前的反相控制信号DBIP被使能时将当前的反相控制信号DBIC禁止。当数据转换的数量不是多数且先前的输出数据DOP通过被反相而输出时，数据总线反相编码电路300可以不反相当前的输出数据DOC并且输出不反相的当前的输出数据301。数据总线反相编码电路300可以在数据转换的数量是多数且先前的反相控制信号DBIP被使能时将当前的反相控制信号DBIC使能。当数据转换的数量是多数且先前的输出数据DOP通过被反相而输出时，数据总线反相编码电路300可以将当前的输出数据DOC反相并且输出反相的当前的输出数据302。数据总线反相编码电路300可以在数据转换的数量是多数且先前的反相控制信号DBIP被禁止时将当前的反相控制信号DBIC禁止。当数据转换的数量是多数且先前的输出数据DOP通过不反相而输出时，数据总线反相编码电路300可以不反相当前的输出数据DOC并且输出不反相的当前的输出数据301。
图4是图示了图2中所示的数据总线反相解码电路222的配置的示例代表的示图。数据总线反相解码电路222可以接收由接收器221接收的传输数据DQ以及当前的反相控制信号DBIC。数据总线反相解码电路222可以执行异或操作。例如，数据总线反相解码电路222可以包括异或门410。异或门410可以接收传输数据DQ和当前的反相控制信号DBIC，并且产生接收数据DI。当被禁止为低电平的当前的反相控制信号DBIC被接收到时，数据总线反相解码电路222可以不反相传输数据DQ，并且输出不反相的传输数据作为接收数据DI，以及当被使能为高电平的当前的反相控制信号DBIC被接收到时，数据总线反相解码电路222可以将传输数据DQ反相，并且输出反相的传输数据作为接收数据DI。
图5是图示了根据实施例的数据总线反相编码电路500、以及数据总线反相编码电路500与传输器212之间的耦接关系的示例代表的示图。数据总线反相编码电路500可以应用为如图2所示的数据总线反相编码电路211。在图5中，数据总线反相编码电路500可以基于反相模式信号MDBI而以第一反相模式和第二反相模式之一操作。数据总线反相编码电路500可以包括比较器510、多数表决电路520、第一反相控制信号发生器550、第二反相控制信号发生器530和反相驱动器540。由于比较器510、多数表决电路520和反相驱动器540与图3中所示的数据总线反相编码电路300的对应元件实质上相同，所以在此省略对其的重复说明。第一反相控制信号发生器550可以基于多数表决电路520的输出而接收第一反相控制信号DBI1和产生第二反相控制信号DBI2。第一反相控制信号发生器550可以通过不反相多数表决电路520的输出而产生第一反相控制信号DBI1，以及通过将多数表决电路520的输出反相而产生第二反相控制信号DBI2。第一反相控制信号发生器550可以基于反相模式信号MDBI而输出第一反相控制信号DBI1和第二反相控制信号DBI2之中的一个。当反相模式信号MDBI在第一反相模式下被使能时，第一反相控制信号发生器550可以输出第一反相控制信号DBI1，当反相模式信号MDBI在第二反相模式下被禁止时，第一反相控制信号发生器550可以输出第二反相控制信号DBI2。第一反相控制信号发生器550可以包括反相器551和开关552。反相器551可以将多数表决电路520的输出反相。开关552可以通过由反相模式信号MDBI进行开关控制来输出第一反相控制信号DBI1和第二反相控制信号DBI2之中的一个。
第二反相控制信号发生器530可以接收第一反相控制信号发生器550的输出以及先前的反相控制信号DBIP，并且产生当前的反相控制信号DBIC。第二反相控制信号发生器530可以执行异或操作。例如，第二反相控制信号发生器530可以包括异或门531。当先前的反相控制信号DBIP与第一反相控制信号发生器550的输出具有相同的电平时，第二反相控制信号发生器530可以产生被禁止为低电平的当前的反相控制信号DBIC，以及当先前的反相控制信号DBIP与第一反相控制信号发生器550的输出具有不同的电平时，第二反相控制信号发生器530可以产生被使能为高电平的当前的反相控制信号DBIC。
以下将参照图2、图4和图5描述根据实施例的半导体***2的操作。如果反相模式信号MDBI被使能，数据传输电路210可以在第一反相模式下操作。数据总线反相编码电路500可以通过将先前的输出数据DOP与当前的输出数据DOC比较而对数据转换的数量进行计数。当数据转换的数量是多数时，可以基于多数表决电路520的输出来将第一反相控制信号DBI1禁止。第一反相控制信号发生器550可以基于反相模式信号MDBI而输出被禁止的第一反相控制信号DBI1，第二反相控制信号发生器530可以将第一反相控制信号DBI1与先前的反相控制信号DBIP进行比较。当先前的反相控制信号DBIP处于被禁止状态时，第二反相控制信号发生器530可以将当前的反相控制信号DBIC禁止。反相驱动器540可以基于被禁止的当前的反相控制信号DBIC而将不反相的当前的输出数据501输出至传输器212。当先前的反相控制信号DBIP处于被使能状态时，第二反相控制信号发生器530可以将当前的反相控制信号DBIC使能。如果先前的反相控制信号DBIP被使能，则先前的输出数据DOP可能已经通过被反相而作为传输数据DQ被输出。当先前的输出数据DOP通过被反相而作为传输数据DQ被输出时，当前的输出数据DOC也应当通过被反相而输出。这是因为：当先前的输出数据DOP和当前的输出数据DOC之间的数据转换的数量是多数时，反相的先前的输出数据和反相的当前的输出数据之间的数据转换的数量成为多数。反相驱动器540可以基于被使能的当前的反相控制信号DBIC将反相的当前的输出数据502输出至传输器212。传输器212可以将反相驱动器540的输出输出至数据总线230、231、……、23n作为传输数据DQ，并且可以将当前的反相控制信号DBIC输出至数据反相总线241。如果不反相的当前的输出数据501或反相的当前的输出数据502作为传输数据DQ被输出，则数据总线230、231、……、23n的转换数量和/或触发数量可以变得最大。数据接收电路220可以通过接收器221接收经由数据总线230、231、……、23n以及数据反相总线241传输的传输数据DQ和当前的反相控制信号DBIC。当被禁止的当前反相控制信号DBIC被接收到时，数据总线反相解码电路222可以通过不反相传输数据DQ来产生接收数据DI。当被使能的当前反相控制信号DBIC被接收到时，数据总线反相解码电路222可以通过将传输数据DQ反相来产生接收数据DI。
当数据转换的数量不是多数时，可以基于多数表决电路520的输出来将第一反相控制信号DBI1使能。第一反相控制信号发生器550可以基于反相模式信号MDBI而输出被使能的第一反相控制信号DBI1，第二反相控制信号发生器530可以将第一反相控制信号DBI1与先前的反相控制信号DBIP进行比较。当先前的反相控制信号DBIP处于被使能状态时，第二反相控制信号发生器530可以将当前的反相控制信号DBIC禁止。当先前的反相控制信号DBIP处于被禁止状态时，第二反相控制信号发生器530可以将当前的反相控制信号DBIC使能。反相驱动器540可以基于当前的反相控制信号DBIC将不反相的当前的输出数据501和反相的当前的输出数据502之中的一个输出。
传输器212可以基于反相驱动器540的输出来输出传输数据DQ。传输器212可以将不反相的当前的输出数据501或反相的当前的输出数据502作为传输数据DQ输出至数据总线230、231、……、23n，并且数据总线230、231、……、23n的转换数量和/或触发数量可以变得最大。传输器212可以将当前的反相控制信号DBIC输出至数据反相总线241。数据接收电路220可以通过接收器221接收经由数据总线230、231、……、23n以及数据反相总线241传输的传输数据DQ和当前的反相控制信号DBIC。数据总线反相解码电路222可以通过基于当前的反相控制信号DBIC而反相或不反相传输数据DQ来产生接收数据DI。
如果反相模式信号MDBI被禁止，则数据传输电路210可以在第二反相模式下操作。数据总线反相编码电路500可以通过将先前的输出数据DOP与当前的输出数据DOC比较而对数据转换的数量进行计数。当数据转换的数量是多数时，可以基于多数表决电路520的输出来将第二反转控制信号DBI2使能。第一反相控制信号发生器550可以基于反相模式信号MDBI而输出被使能的第二反相控制信号DBI2。第二反相控制信号发生器530可以在先前的反相控制信号DBIP处于被禁止状态时将当前的反相控制信号DBIC使能，以及可以在先前的反相控制信号DBIP处于被使能状态时将当前的反相控制信号DBIC禁止。反相驱动器540可以基于当前的反相控制信号DBIC输出不反相的当前的输出数据501和反相的当前的输出数据502之中的一个。
传输器212可以将不反相的当前的输出数据501或反相的当前的输出数据502作为传输数据DQ输出至数据总线230、231、……、23n，并且数据总线230、231、……、23n的转换数量和/或触发数量可以变得最小。传输器212可以将当前的反相控制信号DBIC输出至数据反相总线241。数据接收电路220可以通过接收器221接收经由数据总线230、231、……、23n以及数据反相总线241传输的传输数据DQ和当前的反相控制信号DBIC。数据总线反相解码电路222可以通过基于当前的反相控制信号DBIC而反相或不反相传输数据DQ来产生接收数据DI。
当数据转换的数量不是多数时，可以基于多数表决电路520的输出来将第二反相控制信号DBI2禁止。第一反相控制信号发生器550可以基于反相模式信号MDBI而输出被禁止的第二反相控制信号DBI2。第二反相控制信号发生器530可以在先前的反相控制信号DBIP处于被禁止状态时将当前的反相控制信号DBIC禁止，以及可以在先前的反相控制信号DBIP处于被使能状态时将当前的反相控制信号DBIC使能。反相驱动器540可以基于当前的反相控制信号DBIC而输出不反相的当前的输出数据501和反相的当前的输出数据502之中的一个。传输器212可以将不反相的当前的输出数据501或反相的当前的输出数据502作为传输数据DQ输出至数据总线230、231、……、23n，并且数据总线230、231、……、23n的转换数量和/或触发数量可以变得最小。传输器212可以将当前的反相控制信号DBIC输出至数据反相总线241。数据接收电路220可以通过接收器221接收经由数据总线230、231、……、23n以及数据反相总线241传输的传输数据DQ和当前的反相控制信号DBIC。数据总线反相解码电路222可以通过基于当前的反相控制信号DBIC而反相或不反相传输数据DQ来产生接收数据DI。
图6是图示了根据实施例的半导体***6的配置的示例代表的示图。在图6中，半导体***6可以包括数据传输电路610和数据接收电路620，并且数据传输电路610和数据接收电路620可以通过信号传输线耦接。信号传输线可以包括传输数据DQ<0:n>经由其传输的数据总线630、631、……、63n以及反相控制信号DBI经由其传输的数据反相总线641。数据传输电路610可以包括数据总线反相编码电路611、传输器(TX)612和焊盘613，数据接收电路620可以包括焊盘623、接收器(RX)621和数据总线反相解码电路622。半导体***6可以具有与图2中所示的半导体***2实质上相同的配置。在此省略对相同元件的重复说明。
在图6中，数据接收电路620还可以包括终止电路(termination circuit)(TERM)624。终止电路624可以以与信号传输线的数量相对应的数量设置。终止电路624可以设置为终止数据总线630、631、……、63n以及数据反相总线641。每个终止电路624可以实施浮动抽头终止方案(floating tapped termination scheme)。例如，终止电路624可以不使用终止电压(termination voltage)且可以不通过终止电压来驱动数据总线631。终止电路624可以包括终止电阻RTT和电容器C。终止电阻RTT可以耦接在接收节点SN和终止节点TN之间。电容器C可以耦接在终止节点TN和低电压VL的端子之间。例如，低电压VL可以是接地电压，但需注意的是实施例不限于此。数据传输电路610可以传输平衡码(balanced code)，并由此允许终止电路624使用浮动抽头终止方案。例如，当经由与终止电路624耦接的数据总线631传输的数据DQ<1>的电平交替地为0和1时，数据总线631的电平可以连续地从一个电平转换至另一个电平。因此，终止节点TN可以保持在0和1的中间电压电平处。然而，由于数据DQ<1>具有随机的电平，它可能不会作为平衡码被传输。在终止电路624使用浮动抽头终止方案且不经由数据总线631传输与平衡码相对应的数据DQ<1>的情况下，终止节点TN的电压电平可能不保持0和1的中间电压电平，并且可能沿任何一个方向上升或下降。如果终止节点TN的电压电平不保持中间电压电平，则数据接收电路620的接收器621可能不会准确地接收经由数据总线631传输的数据DQ<1>。数据传输电路610和数据总线反相编码电路611可以在第一反相模式下操作，并且可以执行数据总线反相操作，使得信号传输线的转换数量或触发数量变得最大。因此，可以经由数据总线631传输接***衡码的数据DQ<1>，并且终止节点TN可以容易地保持中间电压电平。
图7是图示了根据实施例的半导体***7的配置的示例代表的示图。在图7中，半导体***7可以包括数据传输电路710和数据接收电路720，并且数据传输电路710和数据接收电路720可以通过信号传输线耦接。信号传输线可以包括传输数据DQ<0:n>经由其传输的数据总线730、731、……、73n以及反相控制信号DBI经由其传输的数据反相总线741。数据传输电路710可以包括数据总线反相编码电路711、传输器(TX)712和焊盘713，数据接收电路720可以包括焊盘723、接收器(RX)721和数据总线反相解码电路722。半导体***7可以具有与图2中所示的半导体***2实质上相同的配置。在此将省略对相同元件的重复说明。
在图7中，数据接收电路720还可以包括终止电路(TERM)724。终止电路724可以以与信号传输线的数量相对应的数量设置。终止电路724可以将数据总线730、731、……、73n以及数据反相总线741的电压电平终止至预定的电压电平。所述预定的电压电平可以是与终止电压相对应的电压电平。终止电路724可以基于终止控制信号MTT将信号传输线终止。终止电路724可以基于终止控制信号MTT而在第一终止模式和第二终止模式之中的一个模式下操作。例如，终止电路724可以在第一终止模式下以浮动抽头终止方案将信号传输线终止，以及在第二终止模式下通过终止电压VTT来驱动信号传输线。终止电压VTT可以具有经由信号传输线传输的信号的摆幅宽度的中间电压电平。
每个终止电路724可以包括终止电阻RTT和电容器C。终止电阻RTT的一端可以经由接收节点SN与相对应的信号传输线耦接。终止电阻RTT的另一端可以与终止节点TN耦接。电容器C的一端可以与终止节点TN耦接，而电容器C的另一端可以与低电压VL的端子耦接。终止电路724还可以包括开关SW。开关SW可以基于终止控制信号MTT选择性地将终止电压VTT施加至终止节点TN。开关SW在第一终止模式下可以不将终止电压VTT施加至终止节点TN，而在第二终止模式下可以将终止电压VTT施加至终止节点TN。例如，在第一终止模式下，终止控制信号MTT可以被禁止并且开关SW可以关断。在第二终止模式下，终止控制信号MTT可以被使能并且开关SW可以接通。数据接收电路720还可以包括终止电压发生器725。终止电压发生器725可以产生终止电压VTT，并且可以供应终止电压VTT。
在第一终止模式下，终止电路724可以执行浮动抽头终止操作，并且可以不向终止节点TN供应终止电压VTT。数据传输电路710和数据总线反相编码电路711可以在第一反相模式下操作，并且可以执行数据总线反相操作，使得信号传输线的转换数量或触发数量变得最大。因此，可以经由信号传输线传输接***衡码的数据，并且终止节点TN可以保持在中间电压电平。在即使传输接***衡码的数据，终止节点TN也不保持中间电压电平的情况下，终止电路724可以在第二终止模式下操作。终止电路724可以将终止节点TN的电压电平强制地保持在终止电压VTT的电平处，从而使得数据接收电路720的接收器721可以准确地接收信号。
在第二终止模式下，终止电路724可以将信号传输线终止至终止电压VTT的电平处，从而使得半导体***7可以以高速执行通信。此时，数据传输电路710和数据总线反相编码电路711可以在第二反相模式下操作，并且可以执行数据总线反相操作使得信号传输线的转换数量或触发数量变得最小。由于信号传输线在第二终止模式下被终止至终止电压VTT的电平处，因此数据传输电路710和数据总线反相编码电路711可以在第二反相模式下操作，并且可以执行数据总线反相操作使得信号传输线的转换数量或触发数量变得最小，由此，可以最小化在经由信号传输线传输信号时消耗的功率。
上文虽然已经描述了各种实施例，但对于本领域技术人员而言，已描述的实施例仅是示例。因此，本文所描述的数据传输电路、使用所述数据传输电路的半导体设备以及半导体***不应该基于所述的实施例而受到限制。

Claims (24)

1.一种数据传输电路，包括：
数据总线反相编码电路，其被配置为将先前的输出数据与当前的输出数据相比较，并且选择性地反相或不反相所述当前的输出数据以控制数据转换的数量使得所述数据转换的数量变得最大；以及
传输器，其被配置为基于所述数据总线反相编码电路的输出来驱动信号传输线。
2.根据权利要求1所述的数据传输电路，其中，所述数据总线反相编码电路基于反相模式信号来选择性地反相或不反相所述当前的输出数据，以控制所述数据转换的数量。
3.根据权利要求1所述的数据传输电路，其中，基于所述数据转换的数量以及所述先前的输出数据是否通过被反相而被输出，所述数据总线反相编码电路反相或不反相所述当前的输出数据。
4.根据权利要求3所述的数据传输电路，其中，当所述数据转换的数量不是多数且所述先前的输出数据通过不反相而被输出时，所述数据总线反相编码电路反相所述当前的输出数据。
5.根据权利要求3所述的数据传输电路，其中，当所述数据转换的数量不是多数且所述先前的输出数据通过被反相而被输出时，所述数据总线反相编码电路不反相所述当前的输出数据。
6.根据权利要求3所述的数据传输电路，其中，当所述数据转换的数量是多数且所述先前的输出数据通过被反相而被输出时，所述数据总线反相编码电路反相所述当前的输出数据并且输出反相的数据。
7.根据权利要求3所述的数据传输电路，其中，当所述数据转换的数量是多数且所述先前的输出数据通过不反相而被输出时，所述数据总线反相编码电路不反相所述当前的输出数据并且输出不反相的数据。
8.根据权利要求1所述的数据传输电路，其中，所述数据总线反相编码电路包括：
比较器，其被配置为将所述先前的输出数据的电平与所述当前的输出数据的电平相比较；
多数表决电路，其被配置为基于所述比较器的输出对所述数据转换的数量进行计数；
反相控制信号发生器，其被配置为基于先前的反相控制信号和所述多数表决电路的输出而产生当前的反相控制信号；以及
反相驱动器，其被配置为基于所述当前的反相控制信号来反相或不反相所述当前的输出数据。
9.根据权利要求1所述的数据传输电路，
其中，所述数据总线反相编码电路在第一反相模式和第二反相模式下操作，
其中，在所述第一反相模式下，比较所述先前的输出数据和所述当前的输出数据，并且反相或不反相所述当前的输出数据，使得所述数据转换的数量变得最大，以及
其中，在所述第二反相模式下，比较所述先前的输出数据和所述当前的输出数据，并且反相或不反相所述当前的输出数据，使得所述数据转换的数量变得最小。
10.根据权利要求9所述的数据传输电路，其中，所述数据总线反相编码电路包括：
比较器，其被配置为将所述先前的输出数据的电平与所述当前的输出数据的电平相比较；
多数表决电路，其被配置为基于所述比较器的输出对所述数据转换的数量进行计数；
第一反相控制信号发生器，其被配置为从所述多数表决电路的输出来产生第一反相控制信号和第二反相控制信号，并且基于反相模式信号输出所述第一反相控制信号和所述第二反相控制信号之中的一个；
第二反相控制信号发生器，其被配置为基于先前的反相控制信号和所述第一反相控制信号发生器的输出来产生当前的反相控制信号；以及
反相驱动器，其被配置为基于所述当前的反相控制信号来反相或不反相所述当前的输出数据。
11.一种半导体***，包括：
数据传输电路，其被配置为通过将先前的输出数据与当前的输出数据相比较来产生当前的反相控制信号以控制数据转换的数量使得所述数据转换的数量变得最大，并且通过基于所述当前的反相控制信号而反相或不反相所述当前的输出数据来输出传输数据；以及
数据接收电路，其被配置为从信号传输线接收所述传输数据和所述当前的反相控制信号，并且产生接收数据。
12.根据权利要求11所述的半导体***，其中，所述数据传输电路被配置为：基于反相模式信号，通过将所述先前的输出数据与所述当前的输出数据相比较来产生所述当前的反相控制信号，以控制所述数据转换的数量。
13.根据权利要求11所述的半导体***，其中，所述数据传输电路包括：
数据总线反相编码电路，其被配置为：基于所述数据转换的数量以及所述先前的输出数据是否通过被反相而被输出，来反相或不反相所述当前的输出数据；以及
传输器，其被配置为基于所述数据总线反相编码电路的输出来传输所述传输数据和所述当前的反相控制信号。
14.根据权利要求13所述的半导体***，其中，所述数据总线反相编码电路包括：
比较器，其被配置为将所述先前的输出数据的电平与所述当前的输出数据的电平相比较；
多数表决电路，其被配置为基于所述比较器的输出对所述数据转换的数量进行计数；
反相控制信号发生器，其被配置为基于先前的反相控制信号和所述多数表决电路的输出而产生当前的反相控制信号；以及
反相驱动器，其被配置为基于所述当前的反相控制信号来反相或不反相所述当前的输出数据。
15.根据权利要求11所述的半导体***，其中，所述数据传输电路包括：
数据总线反相编码电路，其被配置为：在第一反相模式下，产生所述当前的反相控制信号使得所述数据转换的数量变得最大，并且基于所述当前的反相控制信号来反相或不反相所述当前的输出数据，以及被配置为：在第二反相模式下，产生所述当前的反相控制信号使得所述数据转换的数量变得最小，并且基于所述当前的反相控制信号来反相或不反相所述当前的输出数据；以及
传输器，其被配置为基于所述数据总线反相编码电路的输出来传输所述传输数据和所述当前的反相控制数据。
16.根据权利要求15所述的半导体***，其中，所述数据总线反相编码电路包括：
比较器，其被配置为将所述先前的输出数据的电平与所述当前的输出数据的电平相比较；
多数表决电路，其被配置为基于所述比较器的输出对所述数据转换的数量进行计数；
第一反相控制信号发生器，其被配置为从所述多数表决电路的输出来产生第一反相控制信号和第二反相控制信号，并且基于反相模式信号输出所述第一反相控制信号和所述第二反相控制信号之中的一个；
第二反相控制信号发生器，其被配置为基于先前的反相控制信号和所述第一反相控制信号发生器的输出来产生当前的反相控制信号；以及
反相驱动器，其被配置为基于所述当前的反相控制信号来反相或不反相所述当前的输出数据。
17.根据权利要求11所述的半导体***，其中，所述数据接收电路包括：
接收器，其被配置为接收所述传输数据和所述当前的反相控制信号；以及
数据总线反相解码电路，其被配置为通过基于所述当前的反相控制信号而反相或不反相所述接收器的输出来产生所述接收数据。
18.根据权利要求17所述的半导体***，其中，所述数据总线反相解码电路在所述当前的反相控制信号被使能时通过反相所述接收器的输出来产生所述接收数据，而在所述当前的反相控制信号被禁止时通过不反相所述接收器的输出来产生所述接收数据。
19.根据权利要求11所述的半导体***，还包括：
信号传输线，其被配置为传输所述传输数据和所述当前的反相控制信号，
其中，所述数据接收电路还包括与所述信号传输线耦接的终止电路。
20.根据权利要求19所述的半导体***，其中，每个终止电路包括：
终止电阻，其具有与对应的信号传输线耦接的一端；以及
开关，其被配置为基于终止控制信号选择性地将终止电压施加至所述终止电阻的另一端。
21.根据权利要求20所述的半导体***，
其中，所述终止电压具有经由所述信号传输线传输的信号的摆幅宽度的中间电平，并且
其中，所述数据接收电路还包括产生所述终止电压的终止电压发生器。
22.一种数据传输电路，包括：
数据总线反相编码电路，其被配置为将多个先前的输出数据与多个当前的输出数据相比较以产生反相控制信号，并且当数据转换的数量不是数据带宽的多数时，反相所述多个当前的输出数据，以及当数据转换的数量是数据带宽的多数时，不反相所述多个当前的输出数据；和
传输器，其被配置为基于所述数据总线反相编码电路的输出来驱动信号传输线。
23.一种半导体***，包括：
数据传输电路，其被配置为将先前的输出数据与当前的输出数据进行比较，以基于数据转换的数量是否对应于数据带宽的多数来产生当前的反相控制信号，并通过基于当前反相控制信号而反相或不反相当前的输出数据来将传输数据输出到信号传输线，使得信号传输线的电压电平保持在预定的电压电平；和
数据接收电路，其被配置为用浮动抽头终止电路来终止所述信号传输线，并接收传输数据和当前反相控制信号，以产生接收数据。
24.一种半导体***，包括：
数据传输电路，其被配置为将先前的输出数据与当前的输出数据进行比较以产生反相控制信号，并通过基于反相控制信号将当前输出数据反相或不反相来输出传输数据，使得通过其来传输当前输出数据的信号传输线的转换的数量变得最大；和
数据接收电路，其被配置为终止所述信号传输线，并接收所述传输数据和反相控制信号，以生成接收数据，
其中，所述数据接收电路基于信号传输线是否保持预定的电压电平来选择性地以终止电压驱动所述信号传输线。
CN201811032791.0A 2017-09-12 2018-09-05 数据传输电路以及包括其的半导体设备和半导体*** Active CN109558354B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0116550 2017-09-12
KR1020170116550A KR20190029227A (ko) 2017-09-12 2017-09-12 데이터 전송 회로, 이를 이용하는 반도체 장치 및 반도체 시스템

Publications (2)

Publication Number Publication Date
CN109558354A CN109558354A (zh) 2019-04-02
CN109558354B true CN109558354B (zh) 2022-05-31

Family

ID=65631142

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811032791.0A Active CN109558354B (zh) 2017-09-12 2018-09-05 数据传输电路以及包括其的半导体设备和半导体***

Country Status (3)

Country Link
US (2) US10572431B2 (zh)
KR (1) KR20190029227A (zh)
CN (1) CN109558354B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111627474B (zh) * 2020-05-29 2022-06-10 西安紫光国芯半导体有限公司 传输数据总线驱动电路以及方法、电子设备
US11294838B2 (en) * 2020-07-29 2022-04-05 Micron Technology, Inc. Signaling mechanism for bus inversion

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1797381A (zh) * 2004-12-30 2006-07-05 海力士半导体有限公司 片上数据传输控制装置和方法
CN101499243A (zh) * 2008-01-28 2009-08-05 联咏科技股份有限公司 用于数据传输接口中减少数据转态的方法及其相关装置
CN102739585A (zh) * 2011-03-29 2012-10-17 瑞萨电子株式会社 用于显示装置的数据传输***、数据传输方法和显示装置
CN103141066A (zh) * 2010-10-12 2013-06-05 松下电器产业株式会社 发送电路、接收电路、发送方法、接收方法、通信***及其通信方法
CN103353780A (zh) * 2012-02-01 2013-10-16 索尼公司 数据再生电路和数据传输设备
CN103888331A (zh) * 2014-02-24 2014-06-25 北京科东电力控制***有限责任公司 一种用于配电终端的通用高速总线装置及其数据交互方法
CN106484650A (zh) * 2015-08-31 2017-03-08 爱思开海力士有限公司 用于高速通信的传送器件以及接口电路和包括它们的***

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050088395A1 (en) * 2003-10-28 2005-04-28 Samsung Electronics Co., Ltd. Common Voltage driver circuits and methods providing reduced power consumption for driving flat panel displays
US7469022B2 (en) * 2004-11-23 2008-12-23 Via Technologies, Inc. Methods and apparatus for symmetrical phase-shift keying
US7530004B1 (en) * 2005-04-21 2009-05-05 Neural Systems Corp. Error correction apparatus using forward and reverse threshold functions
KR100643498B1 (ko) * 2005-11-21 2006-11-10 삼성전자주식회사 반도체 메모리에서의 데이터 버스 반전 회로 및 데이터버스 반전 방법
KR100780955B1 (ko) * 2006-08-14 2007-12-03 삼성전자주식회사 데이터 반전 방식을 사용하는 메모리 시스템
US7522073B1 (en) * 2007-11-30 2009-04-21 Qimonda North America Corp. Self-adapted bus inversion
US9087025B2 (en) * 2009-02-05 2015-07-21 Micron Technology, Inc. Data encoding using spare channels in a memory system
US9529749B2 (en) * 2013-03-15 2016-12-27 Qualcomm Incorporated Data bus inversion (DBI) encoding based on the speed of operation
US9665527B2 (en) 2014-12-09 2017-05-30 Intel Corporation Dynamic bus inversion with programmable termination level to maintain programmable target ratio of ones and zeros in signal lines
US20160173134A1 (en) * 2014-12-15 2016-06-16 Intel Corporation Enhanced Data Bus Invert Encoding for OR Chained Buses
US9984035B2 (en) * 2015-08-27 2018-05-29 Qualcomm Incorporated Efficient encoding and decoding architecture for high-rate data transfer through a parallel bus
US10146719B2 (en) * 2017-03-24 2018-12-04 Micron Technology, Inc. Semiconductor layered device with data bus
US10853300B2 (en) * 2017-03-31 2020-12-01 Intel Corporation Low latency statistical data bus inversion for energy reduction

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1797381A (zh) * 2004-12-30 2006-07-05 海力士半导体有限公司 片上数据传输控制装置和方法
CN101499243A (zh) * 2008-01-28 2009-08-05 联咏科技股份有限公司 用于数据传输接口中减少数据转态的方法及其相关装置
CN103141066A (zh) * 2010-10-12 2013-06-05 松下电器产业株式会社 发送电路、接收电路、发送方法、接收方法、通信***及其通信方法
CN102739585A (zh) * 2011-03-29 2012-10-17 瑞萨电子株式会社 用于显示装置的数据传输***、数据传输方法和显示装置
CN103353780A (zh) * 2012-02-01 2013-10-16 索尼公司 数据再生电路和数据传输设备
CN103888331A (zh) * 2014-02-24 2014-06-25 北京科东电力控制***有限责任公司 一种用于配电终端的通用高速总线装置及其数据交互方法
CN106484650A (zh) * 2015-08-31 2017-03-08 爱思开海力士有限公司 用于高速通信的传送器件以及接口电路和包括它们的***

Also Published As

Publication number Publication date
US20200151135A1 (en) 2020-05-14
US10572431B2 (en) 2020-02-25
US20190079892A1 (en) 2019-03-14
US10942883B2 (en) 2021-03-09
KR20190029227A (ko) 2019-03-20
CN109558354A (zh) 2019-04-02

Similar Documents

Publication Publication Date Title
US11216395B2 (en) Apparatuses and methods for asymmetric bi-directional signaling incorporating multi-level encoding
CN110476157B (zh) 用于经缓冲存储器中的信号变换的方法及设备
CN106354679B (zh) 用于高速通信的接口电路和包括其的***
KR20180087472A (ko) 멀티-레벨 통신 아키텍처를 위한 신호 라인의 인코딩 및 디코딩 장치 및 방법
KR20220104291A (ko) 메모리 디바이스의 단일 핀에서 별개 신호 멀티플렉싱
CN107077446B (zh) 具有可编程的端接级别的动态总线反转
US10275384B2 (en) Transmitting device for high speed communication, and interface circuit and system including the same
CN107978331B (zh) 阻抗校准电路和包括其的半导体存储器件
CN105930290B (zh) 包括用于高速通信的接口电路的***
US10387341B2 (en) Apparatuses and methods for asymmetric input/output interface for a memory
CN109558354B (zh) 数据传输电路以及包括其的半导体设备和半导体***
CN105932994B (zh) 终端电路以及包括其的接口电路和***
US10122553B2 (en) Transmitting device for high speed communication, interface circuit and system including the same
CN108242936B (zh) 半导体装置
CN106158009B (zh) 执行初始化操作的半导体器件和半导体***
US10409759B2 (en) Interface circuit for high speed communication, and system including the same
US10348276B2 (en) Loop delay optimization for multi-voltage self-synchronous systems
CN106484650B (zh) 用于高速通信的传送器件以及接口电路和包括它们的***
US20160006432A1 (en) Semiconductor device and operating method thereof
US9864540B2 (en) Interface circuit for communication, and system including the same
US9502081B2 (en) Internal voltage generating circuit for generating internal voltage according to temperature and process variation
US20170019202A1 (en) Interface circuit for communication, and system including the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant