CN109558158B - 基于网络更新fpga和dsp程序的装置及方法 - Google Patents
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Abstract
基于网络更新FPGA和DSP程序的装置及方法，包括现场可编程门阵列芯片和数字信号处理器芯片，现场可编程门阵列芯片配置有存储FPGA更新程序的第一Flash存储器，现场可编程门阵列芯片通过LVDS接口连接到FMC端HPC引脚，现场可编程门阵列芯片通过GTH接口连接有四通道SFP接口；数字信号处理器芯片通过SGM接口连接有PHY物理层芯片，数字信号处理器芯片配置有存储DSP更新程序的第二Flash存储器；现场可编程门阵列芯片通过GPIO接口连接有CPLD复杂可编程逻辑器件，CPLD复杂可编程逻辑器件通过EMIF接口连接数字信号处理器芯片。实现使用者异地对设备产品维护和程序更新，减少专用设备依赖。
Description
技术领域
本发明实施例涉及一种基于网络更新FPGA和DSP程序的装置及方法，特别是涉及一种用于硬件平台上的可编程器件程序固化和更新的装置及方法。
背景技术
可编程逻辑器件起源于20世纪70年代，是在专用集成电路(ASIC)的基础上发展起来的一种新型逻辑器件，是当今数字***设计的主要硬件平台，其主要特点就是完全由用户通过软件进行配置和编程，从而完成某种特定的功能，且可以反复擦写。在修改和升级PLD时，不需额外地改变PCB电路板，只是在计算机上修改和更新程序，使硬件设计工作成为软件开发工作，缩短了***设计的周期，提高了实现的灵活性并降低了成本，因此获得了广大硬件工程师的青睐，形成了巨大的PLD产业规模。
现有技术中，需用通过FPGA的仿真器和DSP的仿真器在设备现场来实现对硬件平台上的可编程器件(FPGA和DSP)进行程序固化和更新，这样对***设备进行程序维护更新时就要求开发者必须在设备现场，且必须使用专用的仿真器，限制了测试维护人员的工作环境，且工作过程较为复杂。
发明内容
为此，本发明实施例提供一种基于网络更新FPGA和DSP程序的装置及方法，解决用户在远距离(异地)对设备中FPGA和DSP(TI多核TMS320C66XX系列)程序的更新维护以及减少对专用设备(仿真器)的依赖。
为了实现上述目的，本发明的实施方式提供如下技术方案：基于网络更新FPGA和DSP程序的装置，包括Virtex7系列或Kintex7系列的现场可编程门阵列芯片，基于KeyStone多内核架构的数字信号处理器芯片，所述现场可编程门阵列芯片和数字信号处理器芯片之间通过SRIO串行总线接口或EMIF接口连接；
所述现场可编程门阵列芯片配置有用于存储数据的QDR静态随机存取存储器和用于存储FPGA更新程序的第一Flash存储器，现场可编程门阵列芯片通过LVDS接口连接到FMC端HPC引脚，现场可编程门阵列芯片通过GTH高速串行接口连接有四通道SFP接口；
所述数字信号处理器芯片通过SGM接口连接有PHY物理层芯片，数字信号处理器芯片配置有用于存储数据的DDR3存储器和用于存储DSP更新程序的第二Flash存储器；
现场可编程门阵列芯片通过GPIO接口连接有CPLD复杂可编程逻辑器件，所述CPLD复杂可编程逻辑器件通过EMIF接口连接所述数字信号处理器芯片。
作为基于网络更新FPGA和DSP程序的装置的优选方案，所述PHY物理层芯片设有两个，一个PHY物理层芯片连接有RJ45接口，另外一个PHY物理层芯片连接有ZD连接器XP3，所述ZD连接器XP3通过PCIE接口连接所述数字信号处理器芯片。
作为基于网络更新FPGA和DSP程序的装置的优选方案，还包括ZD连接器XP1和ZD连接器XP2，所述ZD连接器XP1和ZD连接器XP2分别经GTH高速串行接口连接所述现场可编程门阵列芯片。
作为基于网络更新FPGA和DSP程序的装置的优选方案，还包括CPCI连接器J1和CPCI连接器J5，所述CPCI连接器J1通过标准CPCI总线对应的DC5V供电输入连接到DC-DC电源模块，所述CPCI连接器J5经GPIO接口和LVDS接口连接所述现场可编程门阵列芯片。
作为基于网络更新FPGA和DSP程序的装置的优选方案，基于网络更新FPGA和DSP程序的装置通过ETH接口连接有上位机，所述上位机用于发送DSP和FPGA更新程序，通过上位机向基于网络更新FPGA和DSP程序的装置发送网络连接指令。
本发明实施例还提供一种基于网络更新FPGA和DSP程序的方法，包括以下步骤：
对数字信号处理器芯片进行初始化参数配置，分别初始化数字信号处理器芯片的对外接口及DDR3存储器接口；
数字信号处理器芯片初始化完成后，数字信号处理器芯片的0核引导网络服务器服务程序，等待上位机控制指令；
上位机在预设时间内发出网络连接指令后，数字信号处理器芯片的0核切换到服务程序模式，等待接收上位机下发的DSP和FPGA更新的程序；
将DSP更新的程序写入数字信号处理器芯片连接的第二Flash存储器，将FPGA更新的程序写入现场可编程门阵列芯片对应的第一Flash存储器。
作为基于网络更新FPGA和DSP程序的方法的优选方案，当上位机未发出网络连接指令时，则数字信号处理器芯片引导第二Flash存储器存储的程序，现场可编程门阵列芯片引导第一Flash存储器存储的程序，数字信号处理器芯片和现场可编程门阵列芯片分别运行完成FPGA和DSP程序的更新。
作为基于网络更新FPGA和DSP程序的方法的优选方案，校验数据写入第一Flash存储器和第二Flash存储器是否成功，当数据写入失败时，上位机进行错误信息上报；当数据写入成功时，上位机进行状态信息上报，数字信号处理器芯片等待上位机的指令。
作为基于网络更新FPGA和DSP程序的方法的优选方案，用户通过上位机软件控制硬件平台进行重新启动或者切换更新后的程序完成FPGA和DSP程序的更新。
本发明的实施方式具有如下优点：采用Xilinx公司研制的Virtex7系列和Kintex7系列的高性能芯片，DSP采用TI公司研制生产的KeyStone多内核架构的高性能处理器，采用FPGA+DSP(TI多核TMS320C66XX系列)板卡硬件；DSP多核任务调度，设置0核完成***启动配置，0核完成网络Server服务，上位机完成FPGA和DSP固化文件的写入；软件控制完成工作模式切换。上位机与配套设备通过网络连接，完成对硬件设备中的FPGA和DSP的程序更新，实现使用者在异地对设备产品进行维护和程序更新，减少对专用设备(仿真器)的依赖。
附图说明
为了更清楚地说明本发明的实施方式或现有技术中的技术方案，下面将对实施方式或现有技术描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是示例性的，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图引伸获得其它的实施附图。
图1为本发明实施例中提供的基于网络更新FPGA和DSP程序的装置结构示意图；
图2为本发明实施例中提供的基于网络更新FPGA和DSP程序的方法流程图；
图3为本发明实施例中提供的基于网络更新FPGA和DSP程序的算法框图；
图中：1、现场可编程门阵列芯片；2、数字信号处理器芯片；3、QDR静态随机存取存储器；4、FMC端HPC引脚；5、四通道SFP接口；6、PHY物理层芯片；7、CPLD复杂可编程逻辑器件；8、RJ45接口；9、DC-DC电源模块；10、上位机；11、DDR3存储器；12、第一Flash存储器；13、第二Flash存储器。
具体实施方式
以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例涉及的英文缩写的具体含义如下：
FPGA：Field－Programmable Gate Array，现场可编程门阵列；
DSP：Digital Signal Processing，数字信号处理；
Virtex/Kintex：FPGA产品的名称；
KeyStone：OpenStack Identity Service，OpenStack框架中负责管理身份验证、服务规则和服务令牌功能的模块；
SRIO：Serial Rapid I/O，面向串行背板、DSP和相关串行数据平面连接应用的串行接口；
EMIF：External Memory Interface，外部存储器接口；
QDR：Quad Data Rate，4倍数据存储器；
LVDS：Low-Voltage Differential Signaling，低电压差分信号；
HPC：Hign Pin Connector，FMC接口高性能引脚连接；
GTH：一种高速串行接口；
SFP：Small Form-factor Pluggable，GBIC的升级版本，GBIC(Gigabit InterfaceConverter的缩写)，是将千兆位电信号转换为光信号的接口器件；
SGM：Serial Gigabit Media Independent Interface的缩写，串行千兆位媒质独立接口；
PHY：Port Physical Layer，端口物理层，是一个对OSI模型物理层的共同简称；
GPIO：General Purpose Input Output，总线扩展器；
DDR：Double Data Rate，双倍速率存储器；
RJ45：RJ是Registered Jack缩写，注册的插座，在FCC(美国联邦通信委员会标准和规章)中RJ是描述公用电信网络的接口，计算机网络的RJ45是标准8位模块化接口的俗称；
J1，J5：CPCI连接器的编号，类似于电阻R；
DC-DC：Direct current-Direct current，在直流电路中将一个电压值的电能变为另一个电压值的电能的装置；
CPLD：Complex Programmable Logic Device，复杂可编程逻辑器件；
PCIE：Peripheral component interconnect express，高速串行计算机扩展总线标准；
XP：定义连接器位号；
CPCI：CompactPCI，国际工业计算机制造者联合会于1994年提出的高性能工业计算机总线标准。
具体的参见图1，基于网络更新FPGA和DSP程序的装置，包括Virtex7系列或Kintex7系列的现场可编程门阵列芯片1，基于KeyStone多内核架构的数字信号处理器芯片2，所述现场可编程门阵列芯片1和数字信号处理器芯片2之间通过SRIO串行总线接口或EMIF接口连接。所述现场可编程门阵列芯片1配置有用于存储数据的QDR静态随机存取存储器3和用于存储FPGA更新程序的第一Flash存储器12，现场可编程门阵列芯片1通过LVDS接口连接到FMC端HPC引脚4，现场可编程门阵列芯片1通过GTH高速串行接口连接有四通道SFP接口5；所述数字信号处理器芯片2通过SGM接口连接有PHY物理层芯片6，数字信号处理器芯片2配置有用于存储数据的DDR3存储器11和用于存储DSP更新程序的第二Flash存储器13。现场可编程门阵列芯片1通过GPIO接口连接有CPLD复杂可编程逻辑器件7，所述CPLD复杂可编程逻辑器件7通过EMIF接口连接所述数字信号处理器芯片2。
基于网络更新FPGA和DSP程序的装置的一个实施例中，所述PHY物理层芯片6设有两个，一个PHY物理层芯片连接有RJ45接口8，另外一个PHY物理层芯片连接有ZD连接器XP3，所述ZD连接器XP3通过PCIE接口连接所述数字信号处理器芯片2。还包括ZD连接器XP1和ZD连接器XP2，所述ZD连接器XP1和ZD连接器XP2分别经GTH高速串行接口连接所述现场可编程门阵列芯片1。
具体的，PHY是连接一个数据链路层的设备(MAC)到一个物理媒介，如光纤或铜缆线。典型的PHY包括PCS(Physical Coding Sublayer，物理编码子层)和PMD(PhysicalMedia Dependent，物理介质相关子层)。PCS对被发送和接受的信息加码和解码，目的是使接收器更容易恢复信号。ZD连接器能够以高数据传输率实现高要求应用用途，数据传输率可达20或25Gbit/s。
基于网络更新FPGA和DSP程序的装置的一个实施例中，还包括CPCI连接器J1和CPCI连接器J5，所述CPCI连接器J1通过标准CPCI总线对应的DC5V供电输入连接到DC-DC电源模块9，所述CPCI连接器J5经GPIO接口和LVDS接口连接所述现场可编程门阵列芯片1。采用CPCI既能吸收PC机最新的技术成果，又具有满足通信和工业实时应用所必须的更坚固、更可靠、模块化、易使用、易维护的优点。DC-DC电源模块9可以直接贴装在印刷电路板上，可为数字信号处理器和现场可编程门阵列供电。小体积、高可靠性，输出稳压，精度高，高性价比；多种输入、输出电压；内置输入滤波器，低电磁兼容。
基于网络更新FPGA和DSP程序的装置的一个实施例中，基于网络更新FPGA和DSP程序的装置通过ETH接口连接有上位机10，所述上位机10用于发送DSP和FPGA更新程序，通过上位机10向基于网络更新FPGA和DSP程序的装置发送网络连接指令。
参见图1、图2和图3，本发明实施例还提供一种基于网络更新FPGA和DSP程序的方法，包括以下步骤：
S1：对数字信号处理器芯片2进行初始化参数配置，分别初始化数字信号处理器芯片2的对外接口及DDR3存储器11接口；
S2：数字信号处理器芯片2初始化完成后，数字信号处理器芯片2的0核引导网络服务器服务程序，等待上位机10控制指令；
S3：上位机10在预设时间内发出网络连接指令后，数字信号处理器芯片2的0核切换到服务程序模式，等待接收上位机10下发的DSP和FPGA更新的程序；
S4：将DSP更新的程序写入数字信号处理器芯片2连接的第二Flash存储器13，将FPGA更新的程序写入现场可编程门阵列芯片1对应的第一Flash存储器12。
基于网络更新FPGA和DSP程序的方法的一个实施例中，当上位机10未发出网络连接指令时，则数字信号处理器芯片2引导第二Flash存储器13存储的程序，现场可编程门阵列芯片1引导第一Flash存储器12存储的程序，数字信号处理器芯片2和现场可编程门阵列芯片1分别运行完成FPGA和DSP程序的更新。
基于网络更新FPGA和DSP程序的方法的一个实施例中，校验数据写入第一Flash存储器12和第二Flash存储器13是否成功，当数据写入失败时，上位机10进行错误信息上报；当数据写入成功时，上位机10进行状态信息上报，数字信号处理器芯片2等待上位机10的指令。用户通过上位机10软件控制硬件平台进行重新启动或者切换更新后的程序完成FPGA和DSP程序的更新。
本发明的实施方式中，其中DSP的0核由程序控制，完成DSP的初始化参数配置，分别初始化DSP的对外接口(如串口、网口、SRIO串行总线接口等)以及外挂的DDR3存储器11接口。DSP初始化完成后，0核从Flash上引导网络Server服务程序，等待上位机10控制指令。上位机10在规定时间内发出网络连接指令后，DSP的0核切换到服务程序模式，等待接收上位下发的DSP和FPGA更新的程序，并将更新的程序分别写到DSP和FPGA对应的Flash存储器内。如果上位机10未发出网络连接指令，则DSP和FPGA引导各自Flash内存储的程序，进行加载。如果在更新模式下，数据完成写入，且校验成功后，用户可通过上位机10软件控制硬件平台进行重新启动或者直接切换更新后的程序，让其完成更新功能，并***重新启动。本发明实施例通过采用Xilinx公司研制的Virtex7系列和Kintex7系列的高性能芯片，DSP采用TI公司研制生产的KeyStone多内核架构的高性能处理器，采用FPGA+DSP(TI多核TMS320C66XX系列)板卡硬件；DSP多核任务调度，设置0核完成***启动配置，0核完成网络Server服务，上位机10完成FPGA和DSP固化文件的写入；软件控制完成工作模式切换。上位机10与配套设备通过网络连接，完成对硬件设备中的FPGA和DSP的程序更新，实现使用者在异地对设备产品进行维护和程序更新，减少对专用设备(仿真器)的依赖。
虽然，上文中已经用一般性说明及具体实施例对本发明作了详尽的描述，但在本发明基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本发明精神的基础上所做的这些修改或改进，均属于本发明要求保护的范围。
Claims (6)
1.基于网络更新FPGA和DSP程序的方法，其特征在于，包括以下步骤：
对数字信号处理器芯片进行初始化参数配置，分别初始化数字信号处理器芯片的对外接口及DDR3存储器接口；
数字信号处理器芯片初始化完成后，数字信号处理器芯片的0核引导网络服务器服务程序，等待上位机控制指令；
上位机在预设时间内发出网络连接指令后，数字信号处理器芯片的0核切换到服务程序模式，等待接收上位机下发的DSP和FPGA更新的程序；
将DSP更新的程序写入数字信号处理器芯片连接的第二Flash存储器，将FPGA更新的程序写入现场可编程门阵列芯片对应的第一Flash存储器；
当上位机未发出网络连接指令时，则数字信号处理器芯片引导第二Flash存储器存储的程序，现场可编程门阵列芯片引导第一Flash存储器存储的程序，数字信号处理器芯片和现场可编程门阵列芯片分别运行完成FPGA和DSP程序的更新；
校验数据写入第一Flash存储器和第二Flash存储器是否成功，当数据写入失败时，上位机进行错误信息上报；当数据写入成功时，上位机进行状态信息上报，数字信号处理器芯片等待上位机的指令；
用户通过上位机软件控制硬件平台进行重新启动或者切换更新后的程序完成FPGA和DSP程序的更新。
2.基于网络更新FPGA和DSP程序的装置，采用权利要求1的基于网络更新FPGA和DSP程序的方法，其特征在于，包括Virtex7系列或Kintex7系列的现场可编程门阵列芯片，基于KeyStone多内核架构的数字信号处理器芯片，所述现场可编程门阵列芯片和数字信号处理器芯片之间通过SRIO串行总线接口或EMIF接口连接；
所述现场可编程门阵列芯片配置有用于存储数据的QDR静态随机存取存储器和用于存储FPGA更新程序的第一Flash存储器，现场可编程门阵列芯片通过LVDS接口连接到FMC端HPC引脚，现场可编程门阵列芯片通过GTH高速串行接口连接有四通道SFP接口；
所述数字信号处理器芯片通过SGM接口连接有PHY物理层芯片，数字信号处理器芯片配置有用于存储数据的DDR3存储器和用于存储DSP更新程序的第二Flash存储器；
现场可编程门阵列芯片通过GPIO接口连接有CPLD复杂可编程逻辑器件，所述CPLD复杂可编程逻辑器件通过EMIF接口连接所述数字信号处理器芯片。
3.根据权利要求2所述的基于网络更新FPGA和DSP程序的装置，其特征在于，所述PHY物理层芯片设有两个，一个PHY物理层芯片连接有RJ45接口，另外一个PHY物理层芯片连接有ZD连接器XP3，所述ZD连接器XP3通过PCIE接口连接所述数字信号处理器芯片。
4.根据权利要求2所述的基于网络更新FPGA和DSP程序的装置，其特征在于，还包括ZD连接器XP1和ZD连接器XP2，所述ZD连接器XP1和ZD连接器XP2分别经GTH高速串行接口连接所述现场可编程门阵列芯片。
5.根据权利要求2所述的基于网络更新FPGA和DSP程序的装置，其特征在于，还包括CPCI连接器J1和CPCI连接器J5，所述CPCI连接器J1通过标准CPCI总线对应的DC5V供电输入连接到DC-DC电源模块，所述CPCI连接器J5经GPIO接口和LVDS接口连接所述现场可编程门阵列芯片。
6.根据权利要求2所述的基于网络更新FPGA和DSP程序的装置，其特征在于，基于网络更新FPGA和DSP程序的装置通过ETH接口连接有上位机，所述上位机用于发送DSP和FPGA更新程序，通过上位机向基于网络更新FPGA和DSP程序的装置发送网络连接指令。
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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