CN109524453B - 一种GaN基高压整流共振隧穿二极管 - Google Patents
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Abstract
本发明涉及一种GaN基高压整流共振隧穿二极管。本发明包括
面GaN基底、n+‑In0.07Ga0.93N集电区层、i‑In0.07Ga0.93N第一隔离层、AlGaN第一势垒层、i‑In0.14Ga0.86N量子阱层、GaN第二势垒层、i‑In0.21Ga0.89N第二隔离层、n+‑In0.21Ga0.89N发射区层、钝化层、集电区金属电极引脚与发射区金属电极引脚。该种GaN基高压共振隧穿二极管—HVRTD具有正向较高阻断电压和反向超低电阻率的伏安特性，且制造工艺与GaN基集成器件和路(包括电路、光路、磁路、气路、机械路及复合路)的微纳集成制造工艺兼容，非常适用于GaN基集成器件和路的ESD保护应用，可以在近似理想的840ns时间内承受±2000V ESD而确保GaN基集成器件和路不被损毁。
Description
技术领域
本发明涉及化合物半导体量子器件技术领域，具体是一种GaN基高压整流共振隧穿二极管(HVRRTD)。
背景技术
对于常规GaN/AlGaN共振隧穿二极管(RTD)器件，由于GaN/AlGaN势垒层的自发极化效应和在外加电压作用下的压电极化效应显著，在GaN/AlGaN势垒层中将形成极化电场。由于受GaN/AlGaN材料内在结构及其表面外延生长动力学等因素制约，对于c面向外延生长，外延生长高质量GaN/AlGaN纳米薄膜，其初始极性面与终了极性面相同。如果GaN基底上表面为c面，即Ga表面极性，则AlGaN势垒层中的极化电场方向与器件外加电场方向相同，会增强RTD器件的共振隧穿效应，有利于比势垒层在无极化效应条件下、在较低偏置电压下获得较强的负微分电阻(NDR)伏安特性，即具有较高的峰值/谷值电流密度；而如果GaN基底上表面为
面，即N表面极性，则AlGaN势垒层中的极化电场方向与器件外加电场方向相反，会抑制和破坏RTD器件的共振隧穿效应，很难在5V DC偏置电压以下获得明显的可实用负微分电阻(NDR)伏安特性。而且，由于极化效应的影响，GaN基对称多量子阱(MQW)结构RTD的RT特性关于I-V平面的坐标原点不对称。故此，常规GaN/AlGaN共振隧穿二极管(RTD)器件通常采用上表面为c面的GaN基底，在0-3V DC偏置电压范围可获得明显共振隧穿特性，可面向3VDC/脉冲电源多值逻辑电路或者模拟电路应用。
常规半导体器件或集成电路的片上ESD保护主要有四种常用方案：
(1)反串连(又称堆叠)硅普通二极管保护电路；
这种方案主要是利用反偏二极管在受到反向高压脉冲冲击时的稳压泄流特性和反向低压下的高阻特性、正想低压下的低阻钳位特性相结合，防止所保护的电路或者器件免于高压应力破坏。在没有高压静电放电冲击激励条件下，所保护的电路或者器件正常工作时，保护二极管处于低压阻断太，只有极低的泄漏电流，对其正常工作的影响微乎其微。当引脚信号翻转瞬间出现二极管正偏时，正偏的二极管会将对应引脚峰值电位钳位在略高于电源电位或者略低于地电位幅度，不影响所保护的电路或者器件正常工作。在出现高压静电放电冲击情况下，其中一个二极管稳压导通，将对应引脚峰值电位钳位在电源电位+稳定电压幅度或者地电位-稳定电压幅度。(如果引脚处的堆叠普通二极管与芯片中其他部分的某些PN结是同步制备的，且偏置方向相同，那么这些PN结也将会出现类似的状态。)故其主要缺点体现在两个方面，一方面因其稳定电压较高，稳定电流大导致放电过程功耗高，容易导致局部温升过高而烧毁芯片，不适用于阻断电压较高的器件和电路ESD保护应用；另一方面其只能实现部分保护，其所保护的电路或者器件内部某些区域仍然会受到高压静电放电冲击。
(2)可控硅器件(SCR/又称晶闸管)保护电路；
这种方案采用的SCR器件需要4层3结以上的半导体器件结构，例如PNPN/NPNP/PNPNP/NPNPN等结构，利用这种结构中寄生双/多晶体管内在正反馈互联结构，结合必要的触发导通模式，实现所保护电路或者器件正常工作时SCR器件不触发导通，呈现高阻态；而当出现高压静电放电冲击时，SCR将被迅速触发导通，此时其将处于低压大电流疏运模式，可以以较低的功耗、更快的速度限制静电幅度，泄放静电电荷，适用于较宽阻断电压范围器件和电路的ESD保护。其主要缺点是SCR器件尺寸比较大，需要配备适当的触发控制电路，制备4层3结以上的半导体器件结构，故此制备工艺成本较高。
(3)栅极接地N沟道金属-氧化物-半导体场效应晶体管(GGNMOSFET)保护电路；
这种GGNMOSFET器件的特性有点类似于SCR的特性，主要区别在于：一方面，其器件尺寸较小，阻断电压较低，触发导通后的电压回退幅度较小，所以导通压降较高；另一方面，其结构和工艺与先进小尺寸CMOS工艺完全兼容，工艺成本较低。
(4)硅基横向双扩散金属-氧化物-半导体场效应晶体管(LDMOS)保护电路。
LDMOS器件阻断电压高，通态压降比SCR和GGNMOSFET低，属于电压驱动型，需要配置必要的驱动电路，开启迅速，不过电流密度较低，器件占芯片面积较大。所以，LDMOS器件比较适用于高压电路的低功耗ESD保护。
上述ESD保护方案所采用的核心保护器件均为硅基器件，虽然广泛应用于硅基集成器件和电路的ESD保护，却因为工艺兼容性问题难以直接用于GaN基集成器件和集成路的ESD保护。
本发明针对上述不足，利用量子尺寸效应、能带工程方法、异质结量子阱结构与极化场联合量子调控电子疏运方法，采用分子束外延(MBE)生长或者金属有机化学汽相淀积(MOCVD)外延生长
表面高质量纤锌矿GaN材料基底；如附图1所示为纤锌矿四轴坐标系，即以a1，a2，a3和c轴为四个坐标轴构成四轴坐标系表征的三维空间，所得
面GaN基底的初始晶向为竖直方向范围经过后续MBE或者MOCVD依次外延生长n+-In0.07Ga0.93N、i-In0.07Ga0.93N、i-AlGaN、i-In0.14Ga0.86N、i-GaN、i-In0.21Ga0.79N、n+-In0.21Ga0.79N，然后依次刻蚀n+-In0.21Ga0.79N、i-In0.21Ga0.79N、i-GaN、i-In0.14Ga0.86N、i-Al0.1Ga0.9N、i-In0.07Ga0.93N、n+-In0.07Ga0.93N，接着淀积金属薄膜并反刻蚀金属薄膜制备出一种具有一个方向较高电压阻断特性，而另一个方向则具有低压大电流疏运特性的GaN基高压整流RTD(HVRRTD)器件，该种器件的结构图如附图2所示。这种HVRRTD器件非常适用于GaN基集成器件和集成路的ESD保护，能更在0.84μs内完成±2000V ESD，ESD保护电路拓扑如附图3所示，从而使得所保护集成器件或者路免于ESD损坏。
发明内容
本发明的目的在于提供一种GaN基高压整流共振隧穿二极管。
本发明包括
面GaN基底1、n+-In0.07Ga0.93N集电区层2、i-In0.07Ga0.93N第一隔离层3、AlGaN第一势垒层4、i-In0.14Ga0.86N量子阱层5、GaN第二势垒层6、i-In0.21Ga0.79N第二隔离层7、n+-In0.21Ga0.79N发射区层8、钝化层9、集电区金属电极引脚10与发射区金属电极引脚11。
基底为厚度102-103μm的i-GaN层、集电区层为10-2-100μm厚的n+-In0.07Ga0.93N层、第一隔离层为100-101nm厚的i-In0.07Ga0.93N层、第一势垒层为1.5-6nm厚的i-Al0.1Ga0.9N层、量子阱层为1.5-3nm厚的i-In0.14Ga0.86N层、第二势垒层为1.5-6nm厚的i-GaN层、第二隔离层为0-101nm厚的i-In0.21Ga0.79N层、发射区层为10-2-100μm厚的n+-In0.21Ga0.79N层、钝化层为101nm厚的AlN、Si3N4或者氧化硅层。发射区层中n+-In0.21Ga0.79N掺杂浓度为1e18-1e19cm-3，集电区层中n+-In0.07Ga0.93N掺杂浓度为1e18-1e19cm-3。
以GaN基底作为器件载体，起到决定器件层外延生长方向、支撑器件层、器件层中器件之间的隔离及辅助工作中的器件散热等作用；
n+-In0.07Ga0.93N集电区层上表面外部区域与集电区金属电极之间形成欧姆接触，起通过重掺杂n+-In0.07Ga0.93N集电区层收集与传输第一隔离层i-In0.07Ga0.93N层的电子流作用；在热学方面，n+-In0.07Ga0.93N集电区层则作为第一隔离层i-In0.07Ga0.93N层与半绝缘i-GaN基底及集电区金属电极引脚之间的热传导媒质；
第一隔离层i-In0.07Ga0.93N层在器件结构上连接n+-In0.07Ga0.93N集电区层与第一势垒层i-Al0.1Ga0.9N层，主要为穿过第一势垒层i-Al0.1Ga0.9N层的电子提供通向集电区层的疏运路径、作为n+-In0.07Ga0.93N集电区层与第一势垒层i-Al0.1Ga0.9N层之间的热传输路径、缓冲重掺杂n+-In0.07Ga0.93N集电区层电子向第一势垒层i-Al0.1Ga0.9N层方向的扩散、及隔离n+-In0.07Ga0.93N集电区层中量子能级对第一势垒层i-Al0.1Ga0.9N层两侧量子能级关系的影响、在外加偏压下辅助电子疏运的量子调控等作用；
第一势垒层i-Al0.1Ga0.9N层在结构上隔离第一隔离层i-In0.07Ga0.93N层与i-In0.14Ga0.86N量子阱层，作为第一隔离层i-In0.07Ga0.93N层与i-In0.14Ga0.86N量子阱层之间的纳米级厚度有限高势垒，即第一隔离层i-In0.07Ga0.93N层与i-In0.14Ga0.86N量子阱层之间电子量子共振隧穿的库伦阻塞与路径；
i-In0.14Ga0.86N量子阱层介于第一势垒层i-Al0.1Ga0.9N层与第二势垒层i-GaN层之间，作为纳米级厚度有限深电子势阱—即电子量子阱，利用量子尺寸效应形成i-In0.14Ga0.86N量子阱中位置-能量空间沿能量方向纵向量子化的离散或者准连续电子能谱；
第二势垒层i-GaN层在结构上隔离i-In0.14Ga0.86N量子阱层与第二隔离层i-In0.21Ga0.79N层，作为i-In0.14Ga0.86N量子阱层与第二隔离层i-In0.21Ga0.79N层之间的纳米级厚度有限高势垒，即i-In0.14Ga0.86N量子阱层与第二隔离层i-In0.21Ga0.79N层之间电子量子共振隧穿的库伦阻塞与路径；
第二隔离层i-In0.21Ga0.79N层在器件结构上连接第二势垒层i-GaN层与n+-In0.21Ga0.79N发射区层，主要输运来自n+-In0.21Ga0.79N发射区层的电子，作为第二势垒层i-GaN层与n+-In0.21Ga0.79N发射区层之间的热传输路径，隔离n+-In0.21Ga0.79N发射区层中量子能级对第二势垒层i-GaN层两侧量子能级关系的影响、在外加偏压下辅助电子疏运的量子调控等作用；
n+-In0.21Ga0.79N发射区层与发射区金属电极引脚之间形成发射极欧姆接触，连接第二隔离层i-In0.21Ga0.79N层与发射区金属电极引脚，作为第二隔离层i-In0.21Ga0.79N层与发射区金属电极引脚之间电子流的低阻通路和热传输路径。
集电区金属电极引脚与集电区之间形成欧姆接触,连接器件集电区与外部电路。
AlN、Si3N4或者SiO2钝化层将器件的表面需要保护部分与外界环境及电极之间隔离开来,并钝化表面悬挂键，降低器件表面漏电等作用。
所述的AlN、Si3N4或者SiO2钝化层、集电区金属电极引脚和发射区金属电极引脚组成三个同心圆或者同心正多边形。
所述的核心量子结构区域***的发射区层、第二隔离层、第二势垒层、量子阱层、第一势垒层和第一隔离层在完成所有器件层外延后采用光刻工艺依次掩模选择性反刻实现。
所述的AlN、Si3N4或者SiO2钝化层淀积在量子结构区域外部上表面和侧表面；然后，采用发射区/集电区金属电极接触孔掩模版掩模刻蚀处电极接触口，淀积金属膜电极、合金化并采用金属电极掩模版掩模反刻形成金属电极引脚。
所述的集电区金属电极引脚和发射区金属电极引脚上表面采用化学机械抛光工艺平坦化。
本发明针对现有技术的不足，基于GaN基微纳集成器件与电路技术，采用InGaN/GaN/InGaN/AlGaN/InGaN双势垒量子阱结构，提供一种具有正向高压阻断特性和反向高速导通特性的GaN基高压共振隧穿二极管—HVRRTD。该种HVRRTD的这种电学特性特别适用于GaN基集成器件和电路的片上ESD保护应用，能够在理想的840ns时间内实现人体模式(HBM)±2000V ESD放电，从而使得被保护的集成器件和电路免于这种ESD损毁，且集成制造工艺兼容性良好，避免的采用硅基ESD保护器件保护GaN基集成器件和电路的困难与麻烦。
附图说明
图1为纤锌矿四轴坐标系；
图2为本发明的整体结构示意图；
图3本发明应用于GaN基集成器件和电路I/O口ESD保护的电路拓扑图；
图4为本发明实施实例的截面结构示意图。
具体实施方式
如附图2示，一种GaN基高压整流共振隧穿二极管(HVRRTD)，包括i-GaN半绝缘基底1、n+-In0.07Ga0.93N集电区层2、i-In0.07Ga0.93N第一隔离层3、i-Al0.1Ga0.9N第一势垒层4、i-In0.14Ga0.86N量子阱层5、i-GaN第二势垒层6、i-In0.21Ga0.79N第二隔离层7、n+-In0.21Ga0.79N发射区层8、AlN、Si3N4或者SiO2钝化层9及集电区金属电极引脚10和发射区金属电极引脚11。300-500μm厚i-GaN基底1上表面依次外延0.1-0.5μm厚n+-In0.07Ga0.93N集电区层2，集电区层2上表面中部外延24-60nm厚i-In0.07Ga0.93N第一隔离层3、1.5-6nm厚i-Al0.1Ga0.9N第一势垒层4、1.5-3nm厚i-In0.14Ga0.86N量子阱层5、1.5-6nm厚i-GaN第二势垒层6、24-60nm厚i-In0.21Ga0.79N第二隔离层7与0.1-0.5μm厚n+-In0.07Ga0.93N发射区层8；其中，i-In0.07Ga0.93N第一隔离层3、i-Al0.1Ga0.9N第一势垒层4、i-In0.14Ga0.86N量子阱层5、i-GaN第二势垒层6、i-In0.21Ga0.79N第二隔离层7构成高压共振隧穿二极管的核心量子结构区域。核心量子结构区域上表面为n+-In0.21Ga0.79N发射区层8，核心量子结构区域外侧沉积有0.3-0.5μm厚AlN、Si3N4或者SiO2钝化层9，采用钝化层反刻掩模分别在n+-In0.07Ga0.93N集电区层2的上表面外侧和n+-In0.21Ga0.79N发射区层8的上表面中央刻蚀出集电区金属电极引脚10和发射区金属电极引脚11的接触孔；淀积金属薄膜并采用接触孔掩模反刻形成0.3-0.5μm厚的集电区金属电极引脚10和发射区金属电极引脚11，并采用CMP(化学机械抛光)工艺将HVRRTD器件单元上表面平坦化。
以GaN基底作为器件载体，起到决定器件层外延生长方向、支撑器件层、器件层中器件之间的隔离及辅助工作中的器件散热等作用；集电区层中n+-In0.07Ga0.93N集电区层2与n+-In0.21Ga0.79N发射区层8的掺杂浓度为1e18-1e19cm-3。
n+-In0.07Ga0.93N集电区层上表面外部区域与集电区金属电极之间形成欧姆接触，起通过重掺杂n+-In0.07Ga0.93N集电区层收集与传输第一隔离层i-In0.07Ga0.93N层的电子流作用；在热学方面，n+-In0.07Ga0.93N集电区层则作为第一隔离层i-In0.07Ga0.93N层与半绝缘i-GaN基底及集电区金属电极引脚之间的热传导媒质；
第一隔离层i-In0.07Ga0.93N层在器件结构上连接n+-In0.07Ga0.93N集电区层与第一势垒层i-Al0.1Ga0.9N层，主要为穿过第一势垒层i-Al0.1Ga0.9N层的电子提供通向集电区层的疏运路径、作为n+-In0.07Ga0.93N集电区层与第一势垒层i-Al0.1Ga0.9N层之间的热传输路径、缓冲重掺杂n+-In0.07Ga0.93N集电区层电子向第一势垒层i-Al0.1Ga0.9N层方向的扩散、及隔离n+-In0.07Ga0.93N集电区层中量子能级对第一势垒层i-Al0.1Ga0.9N层两侧量子能级关系的影响、在外加偏压下辅助电子疏运的量子调控等作用；
第一势垒层i-Al0.1Ga0.9N层在结构上隔离第一隔离层i-In0.07Ga0.93N层与i-In0.14Ga0.86N量子阱层，作为第一隔离层i-In0.07Ga0.93N层与i-In0.14Ga0.86N量子阱层之间的纳米级厚度有限高势垒，即第一隔离层i-In0.07Ga0.93N层与i-In0.14Ga0.86N量子阱层之间电子量子共振隧穿的库伦阻塞与路径；
i-In0.14Ga0.86N量子阱层介于第一势垒层i-Al0.1Ga0.9N层与第二势垒层i-GaN层之间，作为纳米级厚度有限深电子势阱—即电子量子阱，利用量子尺寸效应形成i-In0.14Ga0.86N量子阱中位置-能量空间沿能量方向纵向量子化的离散或者准连续电子能谱；
第二势垒层i-GaN层在结构上隔离i-In0.14Ga0.86N量子阱层与第二隔离层i-In0.21Ga0.79N层，作为i-In0.14Ga0.86N量子阱层与第二隔离层i-In0.21Ga0.79N层之间的纳米级厚度有限高势垒，即i-In0.14Ga0.86N量子阱层与第二隔离层i-In0.21Ga0.79N层之间电子量子共振隧穿的库伦阻塞与路径；
第二隔离层i-In0.21Ga0.79N层在器件结构上连接第二势垒层i-GaN层与n+-In0.21Ga0.79N发射区层，主要输运来自n+-In0.21Ga0.79N发射区层的电子，作为第二势垒层i-GaN层与n+-In0.21Ga0.79N发射区层之间的热传输路径，隔离n+-In0.21Ga0.79N发射区层中量子能级对第二势垒层i-GaN层两侧量子能级关系的影响、在外加偏压下辅助电子疏运的量子调控等作用；
n+-In0.21Ga0.79N发射区层与发射区金属电极引脚之间形成发射极欧姆接触，连接第二隔离层i-In0.21Ga0.79N层与发射区金属电极引脚，作为第二隔离层i-In0.21Ga0.79N层与发射区金属电极引脚之间电子流的低阻通路和热传输路径。
集电区金属电极引脚与集电区之间形成欧姆接触,连接器件集电区与外部电路。
AlN、Si3N4或者SiO2钝化层将器件的表面需要保护部分与外界环境及电极之间隔离开来,并钝化表面悬挂键，降低器件表面漏电等作用。
AlN、Si3N4或者SiO2钝化层、集电区金属电极引脚和发射区金属电极引脚组成三个同心圆或者同心正多边形。
核心量子结构区域***的发射区层、第二隔离层、第二势垒层、量子阱层、第一势垒层和第一隔离层在完成所有器件层外延后采用光刻工艺依次掩模选择性反刻实现。
AlN、Si3N4或者SiO2钝化层淀积在量子结构区域外部上表面和侧表面；采用发射区/集电区金属电极接触孔掩模版掩模刻蚀处电极接触口，淀积金属膜电极、合金化并采用金属电极掩模版掩模反刻形成金属电极引脚。
集电区金属电极引脚和发射区金属电极引脚上表面采用化学机械抛光工艺平坦化。
如图3所示，为本发明应用于GaN基集成器件和电路I/O口ESD保护的电路拓扑图。当图3中的开关SW2和SW3打开，SW1闭合时，2000V电压源经过电阻R3给左边的电容Cesd充电到2000V，然后将开关SW1打开；当开关SW1和SW3打开，SW2闭合时，-2000V电压源经过电阻R3给右边的电容Cesd充电到-2000V，然后将开关SW1打开；当SW1和SW2打开，SW3闭合到触电1时，等效为待测器件或者芯片瞬间感生到了2000V静电冲击，存储在左边电容Cesd中的电荷经由开关SW3-电阻R1-D1到+5V电源广义回路和SW3-电阻R1-D2到地广义回路同时放电，其静电放电过程等效为一阶RC零输入响应；当SW1和SW2打开，SW3闭合到触电2时，等效为待测器件或者芯片瞬间感生到了-2000V静电冲击，存储在右边电容Cesd中的电荷经由开关SW3-电阻R1-D1到+5V电源广义回路和SW3-电阻R1-D2到地广义回路同时放电，其静电放电过程也等效为一阶RC零输入响应。
如图4所示，为本实施实例3种GaN基高压共振隧穿二极管—HVRRTD样品的伏安特性TCAD测试结果。可以看出：其正想阻断电压可以达到7.2V以上，而反向时可以迅速导通，大电流输运偏压不高于2.7V，且通态电阻极低，与人体模式讲点放电模型中的1.5kΩ静电放电电阻相比可以忽略不计，恰好适用于±5V电源以下GaN基半导体器件和芯片的ESD保护应用。
Claims (5)
1.一种GaN基高压整流共振隧穿二极管，其特征在于：包括
面GaN基底、n+-In0.07Ga0.93N集电区层、i-In0.07Ga0.93N第一隔离层、AlGaN第一势垒层、i-In0.14Ga0.86N量子阱层、GaN第二势垒层、i-In0.21Ga0.79N第二隔离层、n+-In0.21Ga0.79N发射区层、钝化层、集电区金属电极引脚与发射区金属电极引脚；所述的
面GaN基底上表面外延n+-In0.07Ga0.93N集电区层，n+-In0.07Ga0.93N集电区层上表面依次外延i-In0.07Ga0.93N第一隔离层、AlGaN第一势垒层、i-In0.14Ga0.86N量子阱层、GaN第二势垒层、i-In0.21Ga0.79N第二隔离层与n+-In0.21Ga0.79N发射区层；n+-In0.07Ga0.93N集电区层、i-In0.07Ga0.93N第一隔离层、i-Al0.1Ga0.9N第一势垒层、i-In0.14Ga0.86N量子阱层、i-GaN第二势垒层、i-In0.21Ga0.79N第二隔离层、n+-In0.21Ga0.79N发射区层构成共振隧穿二极管的核心量子结构区域；核心量子结构区域上表面为发射区金属电极引脚，核心量子结构区域外侧沉积有钝化层，钝化层外侧为集电区金属电极引脚；
基底为厚度102-103μm的i-GaN层、集电区层为10-2-100μm厚的n+-In0.07Ga0.93N层、第一隔离层为100-101nm厚的i-In0.07Ga0.93N层、第一势垒层为1.5-6nm厚的i-Al0.1Ga0.9N层、量子阱层为1.5-3nm厚的i-In0.14Ga0.86N层、第二势垒层为1.5-6nm厚的i-GaN层、第二隔离层为0-101nm厚的i-In0.21Ga0.79N层、发射区层为10-2-100μm厚的n+-In0.21Ga0.79N层、钝化层为101nm厚的AlN、Si3N4或者氧化硅层；发射区层中n+-In0.21Ga0.79N掺杂浓度为1e18-1e19cm-3，集电区层中n+-In0.07Ga0.93N掺杂浓度为1e18-1e19cm-3；
以GaN基底作为器件载体，起到决定器件层外延生长方向、支撑器件层、器件层中器件之间的隔离及辅助工作中的器件散热作用；
n+-In0.07Ga0.93N集电区层上表面外部区域与集电区金属电极之间形成欧姆接触，起通过重掺杂n+-In0.07Ga0.93N集电区层收集与传输第一隔离层i-In0.07Ga0.93N层的电子流作用；在热学方面，n+-In0.07Ga0.93N集电区层则作为第一隔离层i-In0.07Ga0.93N层与半绝缘i-GaN基底及集电区金属电极引脚之间的热传导媒质；
第一隔离层i-In0.07Ga0.93N层在器件结构上连接n+-In0.07Ga0.93N集电区层与第一势垒层i-Al0.1Ga0.9N层，主要为穿过第一势垒层i-Al0.1Ga0.9N层的电子提供通向集电区层的疏运路径、作为n+-In0.07Ga0.93N集电区层与第一势垒层i-Al0.1Ga0.9N层之间的热传输路径、缓冲重掺杂n+-In0.07Ga0.93N集电区层电子向第一势垒层i-Al0.1Ga0.9N层方向的扩散、及隔离n+-In0.07Ga0.93N集电区层中量子能级对第一势垒层i-Al0.1Ga0.9N层两侧量子能级关系的影响、在外加偏压下辅助电子疏运的量子调控作用；
第一势垒层i-Al0.1Ga0.9N层在结构上隔离第一隔离层i-In0.07Ga0.93N层与i-In0.14Ga0.86N量子阱层，作为第一隔离层i-In0.07Ga0.93N层与i-In0.14Ga0.86N量子阱层之间的纳米级厚度有限高势垒，即第一隔离层i-In0.07Ga0.93N层与i-In0.14Ga0.86N量子阱层之间电子量子共振隧穿的库伦阻塞与路径；
i-In0.14Ga0.86N量子阱层介于第一势垒层i-Al0.1Ga0.9N层与第二势垒层i-GaN层之间，作为纳米级厚度有限深电子势阱—即电子量子阱，利用量子尺寸效应形成i-In0.14Ga0.86N量子阱中位置-能量空间沿能量方向纵向量子化的离散或者准连续电子能谱；
第二势垒层i-GaN层在结构上隔离i-In0.14Ga0.86N量子阱层与第二隔离层i-In0.21Ga0.79N层，作为i-In0.14Ga0.86N量子阱层与第二隔离层i-In0.21Ga0.79N层之间的纳米级厚度有限高势垒，即i-In0.14Ga0.86N量子阱层与第二隔离层i-In0.21Ga0.79N层之间电子量子共振隧穿的库伦阻塞与路径；
第二隔离层i-In0.21Ga0.79N层在器件结构上连接第二势垒层i-GaN层与n+-In0.21Ga0.79N发射区层，主要输运来自n+-In0.21Ga0.79N发射区层的电子，作为第二势垒层i-GaN层与n+-In0.21Ga0.79N发射区层之间的热传输路径，隔离n+-In0.21Ga0.79N发射区层中量子能级对第二势垒层i-GaN层两侧量子能级关系的影响、在外加偏压下辅助电子疏运的量子调控作用；
n+-In0.21Ga0.79N发射区层与发射区金属电极引脚之间形成发射极欧姆接触，连接第二隔离层i-In0.21Ga0.79N层与发射区金属电极引脚，作为第二隔离层i-In0.21Ga0.79N层与发射区金属电极引脚之间电子流的低阻通路和热传输路径；
集电区金属电极引脚与集电区之间形成欧姆接触,连接器件集电区与外部电路；
AlN、Si3N4或者SiO2钝化层将器件的表面需要保护部分与外界环境及电极之间隔离开来,并钝化表面悬挂键，降低器件表面漏电作用。
2.如权利要求1所述的一种GaN基高压整流共振隧穿二极管，其特征在于：所述的AlN、Si3N4或者SiO2钝化层、集电区金属电极引脚和发射区金属电极引脚组成三个同心圆或者同心正多边形。
3.如权利要求1所述的一种GaN基高压整流共振隧穿二极管，其特征在于：所述的核心量子结构区域***的发射区层、第二隔离层、第二势垒层、量子阱层、第一势垒层和第一隔离层在完成所有器件层外延后采用光刻工艺依次掩模选择性反刻实现。
4.如权利要求1所述的一种GaN基高压整流共振隧穿二极管，其特征在于：所述的AlN、Si3N4或者SiO2钝化层淀积在量子结构区域外部上表面和侧表面；采用发射区/集电区金属电极接触孔掩模版掩模刻蚀处电极接触口，淀积金属膜电极、合金化并采用金属电极掩模版掩模反刻形成金属电极引脚。
5.如权利要求4所述的一种GaN基高压整流共振隧穿二极管，其特征在于：所述的集电区金属电极引脚和发射区金属电极引脚上表面采用化学机械抛光工艺平坦化。
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