CN109461125A - 基于fpga的点二维高斯滤波器及图像处理方法 - Google Patents
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Abstract
本发明公开一种基于FPGA的点二维高斯滤波器，包括用于采集图像样本的图像数据输入模块，便于FPGA内部时钟分频控制的时钟输入模块；并通过FPGA平台搭建：决定内部处理时序的时钟分频控制模块，用于数据存储的ROM模块，用于遍历样本并确定滤波掩模大小的3×3方形框生成模块，以及对存储图像信息进行处理的二维高斯滤波模块；还包括将处理后的离散二维图像进行终端显示的数据输出模块。此种技术方案以FPGA为基础，将输入的图像信号进行二维高斯滤波。将图像处理算法在FPGA硬件平台实现，在保证图像处理算法的实时性的同时，又可以充分利用FPGA的IP核所具备的定制功能，满足更多具体需求。本发明还公开一种基于FPGA的点二维高斯滤波器图像处理方法。
Description
技术领域
本发明属于图像处理技术领域，涉及一种基于FPGA的点二维高斯滤波器图像处理方法，具体地说，涉及一种利用FPGA实现图像的点二维卷积处理，尤其涉及二维高斯运算，实现图像噪声的消除。
背景技术
随着信息数字化处理技术发展的不断进步，图像作为信息传输的媒介越来越广泛地应用于学习、工作、科研及生活的各个领域中。实现数字图像处理无非就是两种方案，一种是用软件处理，例如用MATLAB实现，另外一种是用硬件处理，例如专用集成电路、FPGA等。大多数不复杂的图像处理是用软件实现的，因为软件处理易于仿真模拟。
由于图像处理技术不断的发展，人们对数字图像处理技术的要求也越来越高。经相关检索调研，进行图像处理的相关***对于数据处理量的需求很大，且要求很快的处理速度，当我们处理一些实时的图片或者大图片时，传统图像去噪技术是基于PC机上的，虽然去噪效果好，使用软件进行处理可能达不到需要的速度要求，因为软件处理的速度较慢，然而当前大多数用于图像处理的算法还只能利用软件去运算，但此时软件环境所需的成本太高，且规模很大，同时使得很多算法无法真正实现，仅仅停留在仿真模拟阶段，这时选择使用硬件处理图像来达到处理速度的要求是非常合适的，所以急需一种造价较低且图像处理速度快、并可以保证良好的图像噪声滤除的基于硬件平台的图像处理方法。
发明内容
本发明的目的，在于提供一种基于FPGA的点二维高斯滤波器及图像处理方法，其以FPGA为基础，将输入的图像信号进行二维高斯滤波。将图像处理算法在FPGA硬件平台实现，在保证图像处理算法的实时性的同时，又可以充分利用FPGA的IP核所具备的定制功能，满足更多具体需求。
为了达成上述目的，本发明的解决方案是：
一种基于FPGA的点二维高斯滤波器，包括用于采集图像样本的图像数据输入模块，便于FPGA内部时钟分频控制的时钟输入模块；并通过FPGA平台搭建整个图像处理***的各内部处理模块：决定***内部处理时序的时钟分频控制模块，用于数据存储的ROM模块，用于遍历样本并确定滤波掩模大小的3×3方形框生成模块，以及对存储图像信息进行处理的二维高斯滤波模块；还包括将处理后的离散二维图像进行终端显示的数据输出模块。
一种基于FPGA的点二维高斯滤波器图像处理方法，包括如下步骤：
步骤1，通过图像数据输入模块读入需处理的图像样本信息，并同时在外部映入时钟输入模块，此模块主要是为了保证后续在FPGA搭建的各处理模块能够有序的进行工作；
步骤2，基于步骤1的时钟输入模块，在FPGA内部搭建时钟分频控制模块，该模块主要是将FPGA内部的ROM模块，3×3方形框生成模块，二维高斯滤波模块能够按照相应的时序进行工作，从而避免资源占用冲突；
步骤3，在FPGA内部，经由步骤2时钟分频控制模块，此处首先通过调用ROM模块，将步骤1中由图像数据输入模块采集到的图像样本进行储存；
步骤4，随后调用步骤3存储的图像样本，再由时钟分频控制模块发布时序信号，通过3×3方形框生成模块在样本上生成掩模，此处掩模主要是为了后续进行二维高斯滤波进行准备，以便能够将框内的图像像素点进行替换处理，从而实现图像处理需要像素点的输出；
步骤5，将二维高斯滤波模块带入到通过3×3方形框生成模块形成的掩模中，随后该滤波模块将随3×3方形框平滑遍历样本图像，并依次取出来的掩模所有像素进行滤波处理，输出滤波后的数据；
步骤6，最后将上述步骤中滤波后的信息，通过数据输出模块进行串口通信，并最终将处理后的图像显示在电脑终端。
采用上述方案后，本发明与现有技术相比，具有以下技术效果：
(1)基于FPGA实现其他功能的图像处理，则不需要重新设计方形框生成模块和行列计数模块，因为其模块设计时可重复使用的，可以直接使用先前的模块，只需要将修改后的算法模块与这两个模块结合在一起使用，设计出工作的时序关系，就可以实现其他功能的图像处理；
(2)在方法的时效性方面，因为本发明的着手点需要的信息量少，实施的复杂度低，从而降低了方法的处理时间；
(3)基于FPGA的图像检测方法具有广泛的应用前景，可由具体需求定制不同的IP核，并且设计结果可重复利用；
(4)基于FPGA的并行性，可使算法进行高速实现，可以实现复杂的处理过程；
(5)FPGA具有强大的拓展性，且FGPA基于硬件语言进行设计，具有优秀的可移植性；
(6)FPGA与图像处理技术的结合提高了***设计的实践性，并随着FPGA性能的不断提高，其处理速度越来越快，内部集成的功能模块越来越多，检测方法的性能会越来越好。
附图说明
图1是本发明的流程框图；
图2是高斯滤波模板；
图3是滤波器总体硬件模块框图；
图4是3×3方形框结构框图；
图5是方形框硬件流程图；
图6是3×3方形框模块仿真波形图；
图7是行列计数器；
图8是行列计数器仿真波形图；
图9是高斯滤波运算FPGA算法电路；
图10是加法器模块图；
图11是移位寄存器模块图；
图12是树型移位相加乘法器流程图；
图13是三次均值滤波原理图；
图14是均值滤波的仿真波形；
图15是图像处理效果对比图。
具体实施方式
以下将结合附图，对本发明的技术方案及有益效果进行详细说明。
本发明提供一种基于FPGA的点二维高斯滤波器图像处理方法，包含以下步骤：
步骤A)：FPGA处理器用于构造内部离散二维高斯图像滤波模块，数据存储模块，时钟分频模块，并采集图像数据输入模块所提供的图像数据；
步骤B)：通过引入外部输入时钟进行时序控制，通过设计合适的时序，对已生成的图像像素数据存入ROM模块中；
步骤C)：将已经存入ROM模块的图像像素信息进行调用读取，并且将数据传入FPGA中，并调用遍历样本的3×3方形框生成模块；
步骤D)：在二维高斯滤波模块中进行滤波处理，输出滤波后的数据，最后在电脑上呈现出滤波降噪后的图像信息。
作为本发明的优化方法，流程框图如图1所示，主要利用FPGA片内乘法器、内部存储器以及逻辑单元等资源在视频信号的行、场等同步信号控制下实现包括基于FPGA处理构造的离散二维高斯滤波模块，采集图像样本的图像数据输入模块、图像样本保存的ROM模块、***内部时序控制采用的时钟分频控制模块、用于遍历样本的3×3方形框生成模块，显示处理后图像的数据输出模块。
高斯滤波实质上就是卷积滤波的一种应用，即将卷积运算中的卷积模板系数换成用高斯函数形成的二维高斯模板；其算法与卷积算法类似，都为实现一种邻域运算，即某个像素点的灰度值不仅与此像素点的灰度值有关，同时与和该像素点相邻区域内其他所有像素点的灰度值有关；通过将平滑遍历3×3窗取出来的窗内所有像素，与设定好的二维高斯模板进行卷积运算，运算所获结果将作为该像素点的灰度值。
利用图像数据输入模块通过MATLAB对要降噪的图像进行读入，之后由FPGA现成提供的模块中的存储器ROM模块来存储图像数据。
利用时钟分频控制模块用于对外部输入的时钟进行分频设置，从而可以得到FPGA***内的AD控制转换模块和二维高斯滤波模块所需要的时钟。
调用遍历样本的3×3方形框生成模块实现图像处理需要像素点的输出，这里的方形框生成模块就是产生所需要尺寸大小的方形框，输出所需要的像素点来进行必要的运算。
数据输出模块用于在数据由二维高斯滤波模块进行运算处理后，利用FPGA与电脑之间的串口通信，将滤波后的图像数据发送至电脑并显示。
其中，在基于FPGA平台映射的二维高斯卷积算法，即为二维高斯图像滤波器的设计，是整个二维高斯滤波模块的中心部分，二维高斯滤波是卷积运算的一种基本的应用，其滤波实质就是图像输出滑动窗内像素点与高斯模板进行卷积运算，这种滤波能在图像处理中可以消除高斯噪声，从而具有减噪的功能，在图像处理中有着非常广泛的应用领域。根据高斯函数的分布特性，其模板就是实现对整个图像的像素点进行加权运算的过程。二维高斯滤波的过程其实很简单，就是先用滑动窗逐行逐列的扫描图像的每一个像素点，然后把滑动窗内所有像素点的灰度值的加权平均值代替中心像素点的灰度值，然后根据新的像素点灰度值按顺序输出一幅新的图像。其定义为：
二维高斯滤波算法：
其中，f(x,y)为输入图像，g(x,y)为高斯滤波后的输出图像。
在利用二维高斯滤波进行图像处理时，为了可以方便地实现硬件设计，一般我们会把算法进行简化，可以像卷积模块那样，对输出窗口中心像素点及其领域像素点进行卷积模板运算。因为二维高斯函数是一种正态分布函数，所以滤波模板的系数也是关于中心点对称的，离中心点相同距离的系数都是相同的。
图2为常用的二维高斯模板，可以从二维高斯模板中看出，处在模板中心的系数要远远大于其他点的系数，而且距离中心点越远，其系数就越来越小。输出窗的尺寸应和模板匹配，因此，处在输出窗中心的像素点的重要性最高，而距离中心点较远位置的像素值相比之下重要性就较低。
本发明采用快速逼近的二维高斯滤波算法，其主要是基于二维高斯滤波器是一个低通滤波器，对于任意位i，有：
式中a为常数。由于存在指数函数，因此计算复杂，一般都用近似的模板代替ga(i)，若选用均值模板，对于n位的数字信号f(n)＝{a1,a2,…,an}，以窗口宽度N＝5为例，则一次均值滤波后表达式为由均值算法可以得到，任意位bi(1≤i≤n)的值为ai-2到ai+2连续5个数的均值，即：
bi＝ai i＝1,2,n-1,n (4)
设二次滤波后的信号
其中当i＝1,2,n-1,n时，ci＝bi，下同，展开得到：
同理，通过三次滤波后的信号：
其中：
上面几个式子表明，多次均值滤波后任意位di的值取决于i位前后数据的加权平均值，且权值数据分布具备高斯特性，即符合上述式子的分布特性。综上所述，采用三次均值滤波器来逼近高斯滤波器是完全可以实现的。
而对于单次均值滤波：
则有：
上式两边同时乘以N可以得到：
Nbi+1＝Nbi+ai+1+N/2-ai-N/2 (12)
其中N为窗口宽度。可以看出，均值滤波器就是通过一次加法，一次减法还有一次除法组成。均值运算就是先对窗内数据进行累加，然后累加和除以N，如果窗口的大小为N＝2k，那么除法运算可用移位寄存器右移k位来实现。
为了将其映射在FPGA平台实现，本发明处理的图像大小是为128×128的灰度图像，每个像素的灰度值为0—255，0值代表白色，255值代表黑色，0—255就是白色向黑色渐变的过程，因此采用8位二进制数代表每个像素点的灰度值。如图3所示，D(7：0)为灰度图像像素值的8位二进制数，来给方形框生成模块提高输入数据；DOUT(7：0)为输出像素点的灰度值，即输入的8位数据经过算法模块计算后得到的结果；DV为检测输出信号是否有效的标志，当DV为高电平时，表明输出信号值有效，当DV为低电平时，表明处理有错，输出信号无效，不会被采用。
其中，考虑到通常大多数的图像处理滤波器的硬件设计主要由方形框生成模块、算法模块和行列计数器模块组成，每个模块都为图像处理***提供不同的功能，它们是使用FPGA实现图像滤波处理必不可少的重要组成部分，本发明将先搭建3×3方形框生成模块，为了算法模块更便捷的对输出数据进行处理，此处希望3×3方形框中9个像素点的灰度值能够在同一时间输出，因此本实施例采用两个FIFO存储器来设计3×3方形框。其具体步骤如下：
步骤A：本发明处理的灰度图片像素值为128×128，故设定FIFO的地址宽度为128，这样每个FIFO可以存储一行共128个像素点的灰度值；
步骤B：随后，从中输出w11-w33共9个图像像素点数据作为3×3方形框生成模块的数据，图4为3×3方形框的结构框图；
步骤C：3×3方形框生成模块的硬件流程图如图5所示，可以清楚地得到，数据可经过寄存器R1—R7及两个FIFO存储器；
步骤D：当每一个时钟到来时，可以同时输出w11、w12、w13、w21、w22、w23、w31、w32、w33共9个图像像素灰度值数据，组成了3×3的方形框，作为下面算法模块处理运算的数据输入，图6为模块仿真波形图。
本发明中所述行列计数器模块主要一个计数***，通过对处理像素点的行与列的计数，从而定位出处理的像素点的所在位置，可以防止滑动窗越界现象的产生，每当方形框向右滑动一个位置时，列计数器加一，直到一行的所有像素点数据都被处理完，然后自动换行，列计数器加一，如图7所示，其引脚定义如表1所示。为了使处理后输出的图像大小和处理前输入的图像尺寸大小保持一致，但是单纯的3×3方形框是无法处理到最***一周的图像像素点数据的，还要对图像最***一周的像素进行处理，因此本设计并没有对图像经常边缘化处理，只是把图像最***一周的像素点的灰度值都设置为0。行列计数器可以根据现在处理像素点的位置来准确判断该像素点是否位于图像的最***一周位置，如果是图像最***一周的像素点位置，则输出0，否则直接按照设定的算法运算进行处理。图8为行列计数器的仿真波形图，为方便起见，这里采用了8位数来代替图像的128位。
表1
| Clk | 时钟输入 |
| En | 使能信号 |
| RSTn | 复位信号 |
| ColPos | 当前处理图像的列标志 |
| RowPos | 前处理图像的行标志 |
所述二维高斯滤波模块主要任务采用3×3方形框模板，对图像中每一个像素进行一次高斯滤波运算，就是相当于两个3×3的数列进行卷积运算，其运算是9次乘法运算、8次加法运算还有1次除法运算的结合。高斯滤波运算中，主要由加法运算、乘法运算和除法运算组成，因此硬件设计需要加法器、乘法器和除法器等运算电路模块来实现算法处理。如图9所示，由方形框输出的w11、w12、w13、w21、w22、w23、w31、w32、w33共9个图像像素灰度值数据，先与高斯模板的K1、K2、K3、K4、K5、K6、K7、K8、K9共9个系数分别相乘，在用累加器和寄存器进行求和，最后用移位寄存器实现除法运算，得到最终的输出值，这就是FPGA的高斯滤波运算流程图，各符号定义如表2所示。
表2
| A | 加法器 | 加法运算 |
| M | 乘法器 | 乘法运算 |
| R | 寄存器 | 缓存作用，辅助加法 |
| 移位寄存器 | 移位寄存器 | 除法运算 |
所述加法器模块，如图10所示，其中dataA、dataB为加法器的两个加数A、B的输入，clock为时钟信号，result为A+B的输出，因为本文处理的灰度图像的灰度级是0—255，所以输入输出采用8位。
如图11所示的移位寄存器模块图，其中clk为时钟信号，din为输入信号，dout为输出信号，该图实现了输入信号右移四位的功能，即实现了除以16的运算功能；可从中看到，输出信号比输入信号少了四位，这四位被右移丢掉，也就是忽略了这四位对数据的影响，因为这四位右移后变成小数，对原先数据的影响作用很小，因此可以省略不记，所以使用移位寄存器来实现除法是没有问题的。对于3×3高斯模板来说，其模板的9个系数都是2的整数次幂，而且所有加权系数之和为16，也是2的整数次幂，所以对于该模板的高斯滤波运算，所有的乘法运算和除法运算都可以用移位寄存器代替，不需要调用乘法或者除法模块，使得设计复杂度大大降低。比如用移位寄存器左移2位代表乘以4，右移4位代表除以16，这样十分便捷的替代了乘除法运算。如果σ的取值发生变化，所产生的模板的加权系数和除法系数可能不是2的整数次幂，但如果这个系数和2的n次幂相似(n为自然数)，仍可以将系数用这个近似数代替。
如果乘法运算中的乘积系数不是2的整数次幂，不能直接通过移位寄存器进行左移实现，而调用乘法器LMP宏单元模块则会占用大量的硬件资源，不利于快速实施图像处理，这时可以采用树型移位加法器，乘数b可以表示为:
b＝b7×27+b6×26+...+b2×22+b1×2+b0 (13)
而输出y可以表示为：
y＝a×b＝a×b7×128+a×b6×64+...+a×b2×4+a×b1×2+a×b0 (14)
其中8×1乘法器则可以通过左移来实现，如图12所示。
由于本实施例使用的是3×3的高斯滤波模板，归一化后为为了计算方便，使系数转换为整数，一维的时候使用杨辉三角来近似，长度为3时[1 2 1]；两个一维模板通过矩阵相乘，即可得到二维模板
所述在快速实现高斯滤波的算法中，采用三次均值滤波来实现，即通过三次串联的一次均值滤波处理，而均值滤波求均值就是多次加法运算和一次除法运算的结合，直接调用除法模块太复杂，因此采用移位寄存器来实现除法运算，设方形框的大小为9，信号数据宽度为8b，可以采用移位寄存器右移3位来近似代替除以9的运算。FPGA是可以并行运算的，为了充分利用其并行特性，本文运用8个9b的寄存器，而且FPGA具有模块的重复利用性，因此我们先设计一次均滤波的功能模块，然后在原理图设计平台三次调用这个模块，按照正确的时序关系进行连接，如图13所示，输入信号进过三次串联的均值滤波，可以实现三次均值滤波，图14为均值滤波仿真波形。
所述数据输出模块任务主要在数据由二维高斯滤波模块进行运算处理后，利用FPGA与电脑之间的串口通信，将滤波后的图像数据发送至电脑，并生成.txt文件。最后利用MATLAB程序，将txt文件中的图像数据进行读取，从而生成滤波后的图像结果。如图15所示。
综上所述，本发明基于FPGA的点二维高斯滤波器图像处理方法，实用性高，优点突出，弥补了现在国内在图像降噪领域计算效率不高的劣势，且本***硬件本身具有简单的结构,对于图像的其他方面的处理也具有通用性，同时通过改变FPGA的内部逻辑电路,就能实现基于二维高斯算法不同的处理要求，这使得基于FPGA点二维高斯图像降噪***，在处理方面具有更大的灵活性与可行性，具有广泛的应用价值。
以上实施例仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明保护范围之内。
Claims (6)
1.一种基于FPGA的点二维高斯滤波器，其特征在于：包括用于采集图像样本的图像数据输入模块，便于FPGA内部时钟分频控制的时钟输入模块；并通过FPGA平台搭建：决定处理时序的时钟分频控制模块，用于数据存储的ROM模块，用于遍历样本并确定滤波掩模大小的3×3方形框生成模块，以及对存储图像信息进行处理的二维高斯滤波模块；还包括将处理后的离散二维图像进行终端显示的数据输出模块。
2.一种基于FPGA的点二维高斯滤波器图像处理方法，包括如下步骤：
步骤1，通过图像数据输入模块读入需处理的图像样本信息，并同时在外部映入时钟输入模块；
步骤2，调用ROM模块，将步骤1中由图像数据输入模块采集到的图像样本进行储存；
步骤3，调用步骤2存储的图像样本，由时钟分频控制模块发布时序信号，通过3×3方形框生成模块在样本上生成掩模；
步骤4，将二维高斯滤波模块带入到通过3×3方形框生成模块形成的掩模中，随后该滤波模块将随3×3方形框平滑遍历样本图像，并依次取出来的掩模所有像素进行滤波处理，输出滤波后的数据；
步骤5，将步骤4中滤波后的信息，通过数据输出模块进行串口通信，并最终将处理后的图像显示在电脑终端。
3.如权利要求2所述的基于FPGA的点二维高斯滤波器图像处理方法，其特征在于：所述步骤4中，二维高斯滤波的过程是：先用滑动窗逐行逐列扫描图像的每一个像素点，然后把滑动窗内所有像素点的灰度值的加权平均值代替中心像素点的灰度值，然后根据新的像素点灰度值按顺序输出一幅新的图像。
4.如权利要求3所述的基于FPGA的点二维高斯滤波器图像处理方法，其特征在于：采用快速逼近的二维高斯滤波算法，对于任意位i，有：
式中a为常数；
采用三次均值滤波器逼近高斯滤波器。
5.如权利要求2所述的基于FPGA的点二维高斯滤波器图像处理方法，其特征在于：所述步骤3中，采用两个FIFO存储器来设计3×3方形框生成模块。
6.如权利要求2所述的基于FPGA的点二维高斯滤波器图像处理方法，其特征在于：所述步骤5中，数据输出模块利用FPGA与电脑之间的串口通信，将滤波后的图像数据发送至电脑，并生成.txt文件，最后利用MATLAB程序，将txt文件中的图像数据进行读取，从而生成滤波后的图像结果。
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