CN109449211B - 薄膜晶体管及其制作方法、阵列基板及其制作方法 - Google Patents

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Abstract

一种薄膜晶体管及其制作方法、阵列基板及其该制作方法。薄膜晶体管的制作方法包括：提供衬底基板；以及在衬底基板上形成薄膜晶体管的栅极、第一电极、第二电极和半导体层，所述栅极、所述第一电极和所述第二电极中的至少之一包括在垂直于所述衬底基板的方向上堆叠设置的N个部分，N个部分中相邻的两个部分互相接触，N为大于等于2的正整数；所述方法包括：通过N次构图工艺分别形成所述N个部分。采用该制作方法得到的薄膜晶体管的栅极、第一电极、第二电极以及信号线的尺寸精度较高。

Description

薄膜晶体管及其制作方法、阵列基板及其制作方法
技术领域
本公开至少一实施例涉及一种薄膜晶体管及其制作方法、阵列基板及其制作方法。
背景技术
随着日益增长的产品需求，高精度显示，如8k(分辨率7680×4320)显示技术的技术开发显得尤为重要。在8k等高精度显示中，需要导线具有较大的排布密度，相邻导线将容易产生信号串扰和短路，影响信号的传输。当需要导线具有较小的电阻以增大导线中的电流以及提高信号传输速度时，例如增大导线的厚度以减小导线的电阻，导线厚度较厚时，制作导线的过程中，导线的尺寸误差较大，这会增大相邻导线产生信号串扰和短路的风险。
发明内容
本公开至少一实施例提供一种薄膜晶体管，该薄膜晶体管包括：栅极、第一电极、第二电极和半导体层，其中，所述第一电极、所述第二电极与所述半导体层电连接，所述栅极、所述第一电极和所述第二电极中的至少之一包括堆叠设置的N个部分，所述N个部分中相邻的两个部分互相接触，N为大于等于2的正整数。
例如，本公开至少一实施例提供的薄膜晶体管中，所述半导体层包括上表面、与所述上表面相交的第一侧面和第二侧面，所述第一侧面与所述第二侧面相对；所述第一电极与所述上表面以及所述第一侧面接触，所述第二电极与所述上表面以及所述第二侧面接触。
例如，本公开至少一实施例提供的薄膜晶体管设置于衬底基板上，所述薄膜晶体管还包括栅绝缘层，所述栅绝缘层包括：第一部分、第二部分和第三部分。所述第一部分位于所述栅极与所述半导体层之间以使所述栅极与所述半导体层绝缘，所述第一部分暴露所述半导体层的用于与所述第一电极和所述第二电极接触的所述上表面、所述半导体层的用于与所述第一电极接触的所述第一侧面以及所述半导体层的用于与所述第二电极接触的所述第二侧面；所述第二部分位于所述第一电极与所述衬底基板之间；所述第三部分位于所述第二电极与所述衬底基板之间。
本公开至少一实施例提供一种薄膜晶体管的制作方法，该方法包括：提供衬底基板；以及在衬底基板上形成薄膜晶体管的栅极、第一电极、第二电极和半导体层，所述栅极、所述第一电极和所述第二电极中的至少之一包括在垂直于所述衬底基板的方向上堆叠设置的N个部分，N个部分中相邻的两个部分互相接触，N为大于等于2的正整数；所述方法包括：通过N次构图工艺分别形成所述N个部分。
例如，本公开至少一实施例提供的薄膜晶体管的制作方法中，所述N个部分在垂直于衬底基板方向上的总厚度大于5500埃，并且所述N个部分中的每个部分在垂直于衬底基板方向上的厚度不超过5500埃。
例如，本公开至少一实施例提供的薄膜晶体管的制作方法中，利用同一掩模进行所述N次构图工艺。
例如，本公开至少一实施例提供的薄膜晶体管的制作方法中，所述栅极包括在垂直于所述衬底基板的方向上堆叠设置的N1个部分，所述第一电极包括在垂直于所述衬底基板的方向上堆叠设置的N2个部分，所述第二电极包括在垂直于所述衬底基板的方向上堆叠设置的N3个部分；N1、N2和N3均为大于等于2的正整数；沿从靠近衬底基板到远离衬底基板的方向，所述N1个部分依次为第一部分……第N1部分，所述N2个部分依次为第一部分……第N2部分，所述N3个部分依次为第一部分……第N3部分；利用同一掩模通过一次构图工艺同时形成栅极的第M1部分、第一电极的第M2部分、第二电极的第M3部分；M1为小于等于N1的正整数，M2为小于等于N2的正整数，M3为小于等于N3的正整数。
例如，本公开至少一实施例提供的薄膜晶体管的制作方法中，N1＝N2＝N3，M1＝M2＝M3。
例如，本公开至少一实施例提供的薄膜晶体管的制作方法中，所述半导体层包括背离所述衬底基板的上表面、与所述上表面相交的第一侧面和第二侧面，所述第一侧面与所述第二侧面相对；所述第一电极与所述上表面以及所述第一侧面接触，所述第二电极与所述上表面以及所述第二侧面接触。
例如，本公开至少一实施例提供的薄膜晶体管的制作方法还包括：形成栅绝缘层，所述栅绝缘层包括第一部分、第二部分和第三部分，所述第一部分位于所述栅极与所述半导体层之间以使所述栅极与所述半导体层绝缘，所述第一部分暴露所述半导体层的用于与所述第一电极和所述第二电极接触的所述上表面、所述半导体层的用于与所述第一电极接触的所述第一侧面以及所述半导体层的用于与所述第二电极接触的所述第二侧面；所述第二部分位于所述第一电极与所述衬底基板之间；所述第三部分位于所述第二电极与所述衬底基板之间。
例如，本公开至少一实施例提供的薄膜晶体管的制作方法中，所述形成栅绝缘层包括：形成栅绝缘材料层；形成覆盖所述栅绝缘材料层的光刻胶层；利用双色调掩模对所述光刻胶层进行曝光和显影以得到光刻胶保留区域、光刻胶部分保留区域和光刻胶去除区域，所述光刻胶保留区域是要形成所述栅绝缘层的第一部分的区域，所述光刻胶部分保留区域是要形成所述栅绝缘层的第二部分和第三部分的区域，并且所述光刻胶去除区域为除光刻胶保留区域和光刻胶部分保留区域之外的区域；进行第一次刻蚀，以去除位于所述光刻胶去除区域的栅绝缘材料层；进行灰化工艺以去除所述光刻胶部分保留区域的光刻胶层并减薄所述光刻胶保留区域的光刻胶层；进行第二次刻蚀，以减薄所述光刻胶部分保留区域的栅绝缘层，从而形成所述栅绝缘层的第一部分、第二部分和第三部分；以及去除所述光刻胶保留区域的光刻胶。
本公开至少一实施例还提供一种阵列基板的制作方法，该方法包括采用本公开实施例提供的任意一种薄膜晶体管的制作方法形成所述薄膜晶体管。
例如，本公开至少一实施例提供的阵列基板的制作方法还包括：在所述衬底基板上形成信号线，所述信号线包括在垂直于所述衬底基板的方向上堆叠设置的N4个部分，所述N4个部分中相邻的两个部分互相接触，N4为大于等于2的正整数；所述形成信号线包括：通过N4次构图工艺分别形成所述N4个部分。
例如，本公开至少一实施例提供的阵列基板的制作方法中，所述信号线在垂直于衬底基板方向上的厚度大于5500埃，并且所述N4个部分中的每个部分在垂直于衬底基板方向上的厚度不超过5500埃。
例如，本公开至少一实施例提供的阵列基板的制作方法中，所述阵列基板包括沿同一方向延伸的多条所述信号线，多条所述信号线中相邻的信号线之间的间隔小于等于6μm。
例如，本公开至少一实施例提供的阵列基板的制作方法中，利用同一掩模进行所述N4次构图工艺。
例如，本公开至少一实施例提供的阵列基板的制作方法中，所述栅极包括在垂直于所述衬底基板的方向上堆叠设置的N1个部分，所述第一电极包括在垂直于所述衬底基板的方向上堆叠设置的N2个部分，所述第二电极包括在垂直于所述衬底基板的方向上堆叠设置的N3个部分；N1、N2和N3均为大于等于2的正整数；沿从靠近所述衬底基板到远离所述衬底基板的方向，所述信号线的N4个部分依次为第一部分……第N4部分，所述栅极的N1个部分依次为第一部分……第N1部分，所述第一电极的N2个部分依次为第一部分……第N2部分，所述第二电极的N3个部分依次为第一部分……第N3部分；利用同一掩模通过一次构图工艺同时形成所述信号线的第M4部分、所述栅极的第M1部分、所述第一电极的第M2部分和所述第二电极的第M3部分；M1为小于等于N1的正整数，M2为小于等于N2的正整数，M3为小于等于N3的正整数，M4为小于等于N4的正整数。
例如，本公开至少一实施例提供的阵列基板的制作方法中，所述信号线包括与栅极电连接的栅线、与第二电极电连接的数据线、提供公共电压的公共压线和接地线中的至少之一。
例如，本公开至少一实施例提供的阵列基板的制作方法中，所述数据线和所述栅线相交且绝缘；所述制作方法包括：同时形成所述栅线、所述栅极、所述第一电极和所述第二电极；形成覆盖所述栅线、所述栅极、所述第一电极和所述第二电极的层间绝缘层，所述层间绝缘层包括暴露所述第二电极的过孔；以及在所述层间绝缘层上形成所述数据线，所述数据线通过所述过孔与所述第二电极电连接。
例如，本公开至少一实施例提供的阵列基板的制作方法还包括：形成遮光层，所述遮光层位于所述半导体层的背离所述栅极的一侧且与薄膜晶体管的沟道区在垂直于所述衬底基板的方向上至少部分重叠；其中，所述公共电压线或所述接地线与所述遮光层电连接。
本公开至少一实施例还提供一种阵列基板，所述阵列基板为根据本公开实施例提供的任意一种阵列基板的制作方法形成。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
图1A为在光刻过程中的关键尺寸偏差示意图；
图1B为本公开一实施例提供的一种薄膜晶体管的结构示意图；
图1C为本公开一实施例提供的另一种薄膜晶体管的结构示意图；
图2A-2M为本公开一实施例提供的一种薄膜晶体管的制作方法示意图；
图3A-3C为本公开一实施例提供的另一种薄膜晶体管的制作方法示意图；
图4A-4S为本公开一实施例提供的一种阵列基板的制作方法示意图；
图5为本公开一实施例提供的一种阵列基板的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
除非另作定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明专利申请说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现在该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“内”、“外”、“上”、“下”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
本公开所使用的附图并不是严格按实际比例绘制，各个结构的具体地尺寸和数量可根据实际需要进行确定。本公开中所描述的附图仅是结构示意图。
图1A为在光刻过程中的关键尺寸(Critical Dimension,CD)偏差示意图。如图1A所示，在衬底基板100上通过构图工艺形成膜层的图案，以形成间隔排布的金属结构为例，导电结构21和导电结构22为相邻的导电结构，导电结构21和导电结构22之间存在预定间隔。例如，利用掩模和形成在金属膜层上的光刻胶通过光刻工艺进行构图以形成导电结构21和导电结构22，经曝光、显影和刻蚀工序后，显影检测关键尺寸(DevelopmentInspection CD)通常是指形成相邻的光刻胶图案31和32之间的距离DICD，最终检测关键尺寸(Final Inspection CD)通常是指完成刻蚀之后相邻的导电结构21和22之间的距离FICD。关键尺寸偏差(CD Bias)为DICD与FICD之差的绝对值。即CD Bias＝|DICD-FICD|。另外，在利用掩模进行曝光的过程中，存在掩模的对位偏差OL。当CD Bias与OL之和大于或接近相邻的导电结构21和导电结构22之间的间隔时，相邻的导电结构21和22将容易产生信号串扰和短路，影响信号的传输。因此，CD Bias和OL越小越好，刻蚀精度越高越好。但是，当导电结构21和22的在垂直于衬底基板100方向上的厚度较大的时候(例如，当需要导线具有较小的电阻以增大导线中的电流以及提高信号传输速度时，增大导线的厚度以减小导线的电阻)，导电结构的刻蚀精度会降低，CD Bias会增大，容易造成相邻的导电结构产生信号串扰和短路。例如，相邻的导电结构21和22可以为电极或导线等。
本公开至少一实施例提供一种薄膜晶体，该管薄膜晶体管包括：栅极、第一电极、第二电极和半导体层，其中，第一电极、第二电极与半导体层电连接，栅极、第一电极和第二电极中的至少之一包括堆叠设置的N个部分，N个部分中相邻的两个部分互相接触，N为大于等于2的正整数。
在有的情况下，需要薄膜晶体管的栅极、第一电极和第二电极在垂直于衬底基板上的厚度较大，例如在显示基板中为了实现更好的显示效果，需要高分辨率，此时会通过增大上述结构的厚度以减小上述结构的电阻从而增大信号传输速度以及薄膜晶体管的响应时间等。同时，薄膜晶体管的排布密度较大，如果薄膜晶体管的电极的尺寸误差较大会造成相邻的电极之间的距离太小，从而造成相邻的电极之间产生信号干扰和短路。当栅极、第一电极、第二电极中至少之一的厚度较大时，在通过光刻工艺对用于形成栅极或第一电极或第二电极的较厚的膜层进行一次性构图以形成栅极或第一电极或第二电极的过程中，刻蚀精度降低，刻蚀的均一性误差较大，从而使得栅极或第一电极或第二电极的尺寸误差(例如上述的CD Bias)较大以及第一电极和第二电极之间的间隔的误差较大，造成第一电极和第二电极之间出现短路的问题。在本公开实施例提供的薄膜晶体管中，栅极、第一电极、第二电极中至少之一包括堆叠设置的N个部分，可以通过N次构图工艺分别形成所述N个部分，以减小在每次构图工艺中所要构图的膜层(例如所要刻蚀的膜层)的厚度，从而减小上述尺寸误差，避免上述刻蚀精度降低，刻蚀的均一性误差较大的问题。
示范性地，图1B为本公开一实施例提供的一种薄膜晶体管的结构示意图。图1B以第一电极和第二电极分别包括堆叠设置的2个部分(N＝2)为例进行说明。如图1B所示，例如，薄膜晶体管设置于衬底基板1上。当然，薄膜晶体管与衬底基板1之间也可以有其他的层，例如绝缘层、平坦层等，但薄膜晶体管与衬底基板1之间的层不限于是列举的种类。本公开一实施例提供的薄膜晶体管包括：栅极6、第一电极7、第二电极8和半导体层4。第一电极7、第二电极8与半导体层4电连接，第一电极7包括堆叠设置的第一部分701和第二部分702，第一部分701和第二部分702相邻且互相接触；第二电极8包括堆叠设置的第一部分801和第二部分802，第一部分801和第二部分802相邻且互相接触。例如，第一电极的第一部分701和第一电极的第二部分702在垂直于衬底基板1的方向上堆叠设置，第二电极的第一部分801和第二电极的第二部分802在垂直于衬底基板1的方向上堆叠设置。如此，可以通过第一次构图工艺形成第一电极的第一部分701和第二电极的第一部分801，然后再通过第二次构图工艺形成第一电极的第二部分702和第二电极的第二部分802，从而减小了在每次构图工艺中所要构图的膜层(例如所要刻蚀的膜层)的厚度，从而减小上述对较厚的膜层进行刻蚀过程的尺寸误差，即使要形成厚度较大的第一电极和第二电极，也可以避免上述刻蚀精度降低、刻蚀的均一性误差较大所带来的问题。
例如，第一电极的第一部分701与第一电极的第二部分702在垂直于衬底基板1的方向上重叠，即第一电极的第一部分701与第一电极的第二部分702的平面形状相同；第二电极的第一部分801和第二电极的第二部分802在垂直于衬底基板1的方向上重叠，即第二电极的第一部分801和第二电极的第二部分802的平面形状相同。
例如，在垂直于衬底基板1的方向上，第一电极的第一部分701的厚度L1和第一电极的第二部分702的厚度L2均不超过5500埃，第一电极7的第一部分701的厚度与第一电极的第二部分702的厚度之和L3大于5500埃；第二电极的第一部分801的厚度和第二电极的第二部分802的厚度均不超过5500埃，第二电极的第一部分801的厚度和第二电极的第二部分802的厚度之和大于5500埃。当膜层厚度大于5500埃时，产生的尺寸误差容易导致相邻的数据线之间的距离太小，从而造成相邻的电极之间产生信号干扰和短路。这种情况下，根据之前的描述，本公开实施例的薄膜晶体管仍然可以具有较小的尺寸误差，避免相邻的电极之间的信号干扰和短路。
例如，半导体层4包括上表面40、与上表面相交的第一侧面41和第二侧面42，第一侧面41与第二侧面42相对；第一电极7与上表面40以及第一侧面41接触，第二电极8与上表面40以及第二侧面42接触，以使得第一电极7和第二电极8均与半导体层4直接接触，这种情形与通过过孔和导线等间接方式使得第一电极7和第二电极8与半导体层4电连接的情形相比，能够减小第一电极7与半导体层4的接触电阻和第二电极8与半导体层4的接触电阻。
例如，薄膜晶体管还包括栅绝缘层，栅绝缘层包括：第一部分501、第二部分502和第三部分503。栅绝缘层的第一部分501位于栅极6与半导体层4之间以使栅极6与半导体层4绝缘，绝缘层的第一部分501暴露半导体层4的用于与第一电极和第二电极接触的上表面40、半导体层4的用于与第一电极接触的第一侧面41以及半导体层4的用于与第二电极接触的第二侧面42。栅绝缘层的第二部分502位于第一电极7与衬底基板1之间，第三部分503位于第二电极8与衬底基板1之间，从而能够减小第一电极7和第二电极8与位于第一电极7和第二电极8上方的层之间的高度差，降低在薄膜晶体管的制作过程中沉积后续膜层的工艺中产生断线风险。
例如，栅极包括在垂直于衬底基板的方向上堆叠设置的N1个部分，第一电极包括在垂直于衬底基板的方向上堆叠设置的N2个部分，第二电极包括在垂直于衬底基板的方向上堆叠设置的N3个部分；N1、N2和N3均为大于等于2的正整数。
例如，图1C为本公开一实施例提供的另一种薄膜晶体管的结构示意图。如图1C所示，该实施例与图1B所示的实施例的区别在于，该实施例中，栅极也包括在垂直于衬底基板的方向上堆叠设置的2个部分，该实施例以N1＝N2＝N3＝2为例进行示例。
如图1C所示，栅极6包括堆叠设置的第一部分601和第二部分602，栅极的第一部分601和第二部分602相邻且互相接触；第一电极7包括堆叠设置的第一部分701和第二部分702，第一部分701和第二部分702相邻且互相接触；第二电极8包括堆叠设置的第一部分801和第二部分802，第一部分801和第二部分802相邻且互相接触。例如，栅极的第一部分601和第二部分602在垂直于衬底基板1的方向上堆叠设置，第一电极的第一部分701和第一电极的第二部分702在垂直于衬底基板1的方向上堆叠设置，第二电极的第一部分801和第二电极的第二部分802在垂直于衬底基板1的方向上堆叠设置。如此，可以通过第一次构图工艺形成栅极的第一部分601、第一电极的第一部分701和第二电极的第一部分801，然后再通过第二次构图工艺形成栅极的第二部分602、第一电极的第二部分702和第二电极的第二部分802，从而减小了在每次构图工艺中所要构图的膜层(例如所要刻蚀的膜层)在垂直于衬底基板1方向上的厚度，从而减小上述对较厚的膜层进行刻蚀过程的尺寸误差，即使要形成厚度较大的删节、第一电极和第二电极，也能够避免上述刻蚀精度降低、刻蚀的均一性误差较大带来的问题。图1C所示的薄膜晶体管的其他特征和相应的技术效果均与图1B中的相同，没有提到的图1C实施例中特征和相应的效果可参考之前的描述，在此不再重复描述。本公开至少一实施例还提供一种薄膜晶体管的制作方法，包括：提供衬底基板；以及在衬底基板上形成薄膜晶体管的栅极、第一电极、第二电极和半导体层，所述栅极、所述第一电极和所述第二电极中的至少之一包括在垂直于所述衬底基板的方向上堆叠设置的N个部分，N个部分中相邻的两个部分互相接触，N为大于等于2的正整数；所述方法包括：通过N次构图工艺分别形成所述N个部分。
示范性地，图2A-2M为本公开一实施例提供的一种薄膜晶体管的制作方法示意图。图2A-2M所示的实施例以第一电极和第二电极分别包括在垂直于衬底基板的方向上堆叠设置的2个部分(N＝2)为例进行说明。
如图2A所示，提供衬底基板1。例如，该衬底基板1可以是石英基板或玻璃基板等。在衬底基板1上形成薄膜晶体管的半导体层4。形成半导体层4的具体方法可参考本领域常用技术。
例如，该薄膜晶体管的制作方法还包括：形成栅绝缘层，所述栅绝缘层包括：第一部分、第二部分和第三部分，该第一部分位于栅极与半导体层之间以使栅极与半导体层绝缘，该第一部分暴露半导体层的用于与第一电极和第二电极接触的上表面、半导体层的用于与第一电极接触的第一侧面以及半导体层的用于与第二电极接触的第二侧面；该第二部分位于第一电极与衬底基板之间；该第三部分位于第二电极与衬底基板之间。
示范性地，如图2B所示，例如，形成栅绝缘层包括：在衬底基板1上形成覆盖栅极4的栅绝缘材料层50。例如，栅绝缘材料层50的材料为绝缘的有机材料(例如树脂材料等)或绝缘的无机材料(例如氮化硅、氧化硅或氮氧化硅等)。例如，当栅绝缘材料层50的材料为绝缘的有机材料时，可采用涂覆法形成栅绝缘材料层50。例如，栅绝缘材料层50的材料包括光敏材料。例如，栅绝缘材料层50的材料不包括光敏材料。下面以栅绝缘材料层50的材料不包含光敏材料为例进行说明。
例如，如图2B-2C所示，形成栅绝缘层还包括：形成覆盖栅绝缘材料层50的光刻胶层11，以及利用双色调掩模19对光刻胶层11进行曝光和显影。如图2C所示，通过显影去除光刻胶去除区域C中的光刻胶层11并减薄光刻胶部分保留区域B中的光刻胶层11，从而得到光刻胶保留区域A、光刻胶部分保留区域B和光刻胶去除区域C，光刻胶保留区域A是要形成栅绝缘层的第一部分的区域，光刻胶部分保留区域B是要形成栅绝缘层的第二部分和第三部分的区域，并且光刻胶去除区域C为除光刻胶保留区域和光刻胶部分保留区域之外的区域。
如图2D所示，进行第一次刻蚀，以去除位于光刻胶去除区域C的栅绝缘材料层50。例如，采用湿刻或干刻。
如图2E所示，进行灰化工艺以去除光刻胶部分保留区域B中的光刻胶层11并减薄光刻胶保留区域A中的光刻胶层11。
如图2F所示，进行第二次刻蚀，以减薄光刻胶部分保留区域B中的栅绝缘层，从而形成所述栅绝缘层的第一部分501、第二部分502和第三部分503。第一部分501暴露半导体层4的用于与第一电极和第二电极接触的上表面40、半导体层4的用于与第一电极接触的第一侧面41以及半导体层4的用于与第二电极接触的第二侧面42。
如图2G所示，去除光刻胶保留区域A中的光刻胶层11，例如剥离光刻胶保留区域A中的光刻胶层11。
例如，栅极包括在垂直于衬底基板的方向上堆叠设置的N1个部分，第一电极包括在垂直于衬底基板的方向上堆叠设置的N2个部分，第二电极包括在垂直于衬底基板的方向上堆叠设置的N3个部分；N1、N2和N3均为大于等于2的正整数；沿从靠近衬底基板到远离衬底基板的方向，N1个部分依次为第一部分……第N1部分，N2个部分依次为第一部分……第N2部分，N3个部分依次为第一部分……第N3部分；利用同一掩模通过一次构图工艺同时形成栅极的第M1部分、第一电极的第M2部分、第二电极的第M3部分；M1为小于等于N1的正整数，M2为小于等于N2的正整数，M3为小于等于N3的正整数。
图2A-2M以N1＝1，N2＝N3＝2，M1＝M2＝M3为例进行示例。
如图2H所示，形成覆盖半导体层4和栅绝缘层的第一导电材料层61。第一导电材料61用于形成栅极、第一电极的第一部分和第二电极的第一部分。例如，第一导电材料61的材料为金属材料，例如该金属材料为铜、钼、铜合金、钼合金等。例如，可以采用化学气相沉积(CVD)法、磁控溅射法形成第一导电材料61。
如图2I所示，利用同一掩模对第一导电材料层61进行第一次构图以同时形成栅极6、第一电极的第一部分701和第二电极的第一部分801。如此，与分别通过多次构图形成栅极6、第一电极的第一部分701和第二电极的第一部分801相比，如图2I所示的方法可以简化制作工艺。
如图2J所示，形成覆盖栅极6、第一电极的第一部分701和第二电极的第一部分801的第一绝缘材料层90。第一绝缘材料层90的材料和形成方法可参考上面关于栅绝缘材料层的描述。
如图2K所示，对第一绝缘材料层90进行构图以形成第一绝缘层9，第一绝缘层9包括暴露第一电极的第一部分701的第一过孔101和暴露第二电极的第一部分801的第二过孔102。例如，第一过孔101暴露第一电极的第一部分701的整个远离衬底基板1的上表面，第二过孔102露第二电极的第一部分801的整个远离衬底基板1的上表面。
如图2L所示，形成覆盖第一电极的第一部分701、第二电极的第一部分801和第一绝缘层9的第二导电材料层62。第二导电材料层62的材料和具体形成方法可参考之前对第一导电材料61的描述。
如图2M所示，利用同一掩模对二导电材料层62进行第二次构图以同时形成第一电极的第二部分702和第二电极的第二部分802，从而形成第一电极7和第二电极8。第一电极的第一部分701和第一电极的第二部分702在垂直于衬底基板1的方向上堆叠设置，第二电极的第一部分801和第二电极的第二部分802在垂直于衬底基板1的方向上堆叠设置。
例如，栅绝缘层的第二部分502位于第一电极7与衬底基板1之间，栅绝缘层的第三部分503位于第二电极8与衬底基板1之间，以减小第一电极7和第二电极8与位于第一电极7和第二电极8上方的层之间的高度差，降低在沉积后续膜层的工艺中产生断线风险。
例如，半导体层4包括背离衬底基板的上表面40、与上表面40相交的第一侧面41和第二侧表面42，第一侧面41与第二侧面42相对；第一电极7与上表面40以及第一侧面41接触，第二电极8与上表面40以及第二侧面42接触，以使得第一电极7和第二电极8均与半导体层4直接接触，这种情形与通过过孔和导线等间接方式使得第一电极7和第二电极8与半导体层4电连接的情形相比，能够减小第一电极7与半导体层4的接触电阻和第二电极8与半导体层4的接触电阻。
例如，利用同一掩模进行所述第一次构图工艺和所述第二次构图工艺，即利用同一掩模进行所述N次构图工艺。如此，只需要准备一个掩模，能够简化工艺，提高生产效率，节约成本。
本公开实施例提供的薄膜晶体管的制作方法中，当栅极、第一电极、第二电极中至少之一的厚度较大时，在通过光刻工艺对用于形成栅极或第一电极或第二电极的膜层进行一次性构图以形成栅极或第一电极或第二电极的过程中，刻蚀精度降低，刻蚀的均一性误差较大，从而使得栅极或第一电极或第二电极的尺寸误差(例如上述的CD Bias)较大以及第一电极和第二电极之间的间隔的误差较大，造成第一电极和第二电极之间出现短路的问题。根据本公开的实施例，将栅极、第一电极、第二电极中至少之一分为堆叠的N个部分，通过N次构图工艺分别形成所述N个部分，可以减小在每次构图工艺中所要构图的膜层(例如所要刻蚀的膜层)的厚度，从而减小上述尺寸误差，避免上述问题。
例如，所述N个部分在垂直于衬底基板方向上的总厚度大于5500埃，并且所述N个部分中的每个部分在垂直于衬底基板方向上的厚度不超过5500埃。例如，在图2A-2M所示的实施例中，在垂直于衬底基板1的方向上，第一电极7的第一部分701的厚度L1和第一电极的第二部分702的厚度L2均不超过5500埃，第一电极7的第一部分701的厚度和第一电极的第二部分702的厚度之和L3大于5500埃，如图2M所示；第二电极的第一部分801的厚度和第二电极的第二部分802的厚度均不超过5500埃，第二电极的第一部分801的厚度和第二电极的第二部分802的厚度之和大于5500埃。通常通过对用于形成上述结构的膜层进行构图(例如通过光刻工艺构图)而形成薄膜晶体管的栅极、第一电极和第二电极的图案。在有的情况下，需要薄膜晶体管的栅极、第一电极和第二电极在垂直于衬底基板上的厚度较大，例如在显示基板中为了实现更好的显示效果，需要高分辨率，此时会通过增大上述结构的厚度以减小上述结构的电阻从而增大信号传输速度以及薄膜晶体管的响应时间等。同时，薄膜晶体管的排布密度较大，如果薄膜晶体管的电极的尺寸误差较大会造成相邻的电极之间的距离太小，从而造成相邻的电极之间产生信号干扰和短路。而当膜层的厚度较大时，对该膜层进行构图所产生的尺寸误差(例如上述的CD Bias)较大。当膜层厚度大于5500埃时，产生的尺寸误差过大，容易导致薄膜晶体管的相邻的电极之间的距离太小，从而造成相邻的电极之间产生信号干扰和短路。尤其在薄膜晶体管的排布密度较大的情形下，这一问题尤为严重。本公开实施例提供的薄膜晶体管的制作方法中，分别通过N次构图工艺形成栅极的N个部分、第一电极的N个部分和第二电极的N个部分，减小了每次被构图的膜层的厚度，从而减小了每次构图的尺寸误差，即使在被构图的膜层厚度大于5500埃的情形下，也能够减小薄膜晶体管的电极的上述尺寸误差，从而改善或避免由于构图过程中的尺寸误差带来的上述信号干扰和短路问题。
图3A-3C为本公开一实施例提供的另一种薄膜晶体管的制作方法示意图，该实施例与图2A-2M所示的实施例的区别在于，该实施例中，栅极包括在垂直于衬底基板的方向上堆叠设置的2个部分，并且，该实施例以N1＝N2＝N3＝2，M1＝M2＝M3＝1和M1＝M2＝M3＝2为例进行示例。
在本实施例中，在完成图2A-2J所示的步骤之后执行图3A-3C所示的步骤，其中，在执行如图2I所示的步骤时，利用同一掩模对第一导电材料层61进行第一次构图以同时形成栅极的第一部分601、第一电极的第一部分701和第二电极的第一部分801，以简化制作工艺。如图3A所示，对图2J所示的第一绝缘材料层90进行构图以形成第一绝缘层9，第一绝缘层9包括暴露第一电极的第一部分701的第一过孔101、暴露第二电极的第一部分801的第二过孔102和暴露栅极的第一部分601的第三过孔103。例如，第一过孔101暴露第一电极的第一部分701的整个远离衬底基板1的上表面，第二过孔102露第二电极的第一部分801的整个远离衬底基板1的上表面，第三过孔103暴露栅极的第一部分601的整个远离衬底基板1的上表面。
如图3B所示，形成覆盖栅极的第一部分601、第一电极的第一部分701、第二电极的第一部分801和第一绝缘层9的第二导电材料层62，第二导电材料层62的材料和具体形成方法可参考之前对第一导电材料61的描述。
如图3C所示，利用同一掩模对第一导电材料层61进行第二次构图以同时形成栅极的第二部分602、第一电极的第二部分702和第二电极的第二部分802，从而形成栅极6、第一电极7和第二电极8。栅极的第一部分601和栅极的第二部分602在垂直于衬底基板1的方向上堆叠设置，第一电极的第一部分701和第一电极的第二部分702在垂直于衬底基板1的方向上堆叠设置，第二电极的第一部分801和第二电极的第二部分802在垂直于衬底基板1的方向上堆叠设置。通过本实施例提供的方法形成的薄膜晶体管的其他特征均与通过图2A-2M所示的方法形成的薄膜晶体管的特征相同，在本实施例中没有提到的特征可参考之前的描述，在此不再重复描述。
本公开至少一实施例还提供一种阵列基板的制作方法，该方法包括采用本公开实施例提供的任意一种薄膜晶体管的制作方法形成所述薄膜晶体管。
例如，本公开至少一实施例提供的阵列基板的制作方法还包括：在衬底基板上形成信号线，信号线包括在垂直于衬底基板的方向上堆叠设置的N4个部分，所述N4个部分中相邻的两个部分互相接触，N4为大于等于2的正整数；所述形成信号线包括：通过N4次构图工艺分别形成所述N4个部分。如此，通过N4次构图工艺分别形成所述N4个部分，可以减小在每次构图工艺中所要构图的膜层(例如所要刻蚀的膜层)的厚度，从而减小构图过程中信号线的尺寸误差(例如上述的CD Bias)，提高刻蚀均一性。从而，当信号线在垂直于衬底基板上的厚度较大时(例如在显示基板中为了实现更好的显示效果，在保证实现高分辨率的高密度布线的前提下，增大信号线的厚度以减小信号线的电阻从而增大信号传输速度)，能够解决由于制作较厚的信号线的尺寸误差较大造成的信号线之间的短路和信号干扰问题。
例如，所述信号线可以包括与栅极电连接的栅线、与第一电极电连接的数据线、提供公共电压的公共压线和接地线中的至少之一。
示范性地，图4A-4M为本公开一实施例提供的一种阵列基板的制作方法示意图。该实施例以N1＝N2＝N3＝N4＝2、以信号线包括所述栅线、所述数据线、和所述接地线(和/或所述公共电压线)为例进行示例。
如图4A所示，阵列基板的制作方法还包括在衬底基板1上形成遮光层2，遮光层2位于后续将要形成的半导体层4的背离栅极的一侧且与薄膜晶体管的沟道区在垂直于衬底基板1的方向上至少部分重叠，从而能够防止光照射到沟道区而影响薄膜晶体管的性能。例如，遮光层2的材料可以是金属材料或者是不透光的有机材料。阵列基板的制作方法还包括形成第二绝缘层3和半导体层4，第二绝缘层3位于遮光层2和半导体层4之间，以使遮光层2与半导体层4绝缘。例如，通过构图工艺使得第二绝缘层3暴露一部分遮光层2。
例如，阵列基板的制作方法还包括：形成栅绝缘层，所述栅绝缘层包括：第一部分、第二部分、第三部分和第四部分，该第一部分位于栅极与半导体层之间以使栅极与半导体层绝缘，该第一部分暴露半导体层的用于与第一电极和第二电极接触的上表面、半导体层的用于与第一电极接触的第一侧面以及半导体层的用于与第二电极接触的第二侧面；该第二部分位于第一电极与衬底基板之间；该第三部分位于第二电极与衬底基板之间；该第四部分位于后续将要形成的接地线(或公共电压线)和薄膜晶体管的第一电极之间，以使两者彼此绝缘。
示范性地，如图4B所示，形成栅绝缘层包括：在衬底基板1上形成覆盖栅极4的栅绝缘材料层50。栅绝缘层材料层50的材料和形成方法参考之前关于薄膜晶体管的制作方法的实施例中的描述。例如，形成栅绝缘层还包括：形成覆盖栅绝缘层材料层50的光刻胶层11，以及利用双色调掩模11对光刻胶层50进行曝光和显影。通过显影去除光刻胶去除区域C中的光刻胶层11并减薄光刻胶部分保留区域B中的光刻胶层11，从而得到光刻胶保留区域A、光刻胶部分保留区域B和光刻胶去除区域C，光刻胶保留区域A包括要形成栅绝缘层的第一部分的区域和要形成栅绝缘层的第四部分的区域，光刻胶部分保留区域B是要形成栅绝缘层的第二部分和第三部分的区域，并且光刻胶去除区域C为除光刻胶保留区域和光刻胶部分保留区域之外的区域。
如图4C所示，进行第一次刻蚀，以去除位于光刻胶去除区域C的栅绝缘材料层50。
如图4D所示，进行灰化工艺以去除光刻胶部分保留区域B中的光刻胶层11并减薄光刻胶保留区域A中的光刻胶层11。
如图4E所示，进行第二次刻蚀，以减薄光刻胶部分保留区域B中的栅绝缘层，从而形成所述栅绝缘层的第一部分501、第二部分502、第三部分503和第四部分504，并去除光刻胶保留区域A中的光刻胶层11。第一部分501暴露半导体层4的用于与第一电极和第二电极接触的上表面40、半导体层4的用于与第一电极接触的第一侧面41以及半导体层4的用于与第二电极接触的第二侧面42，第四部分504位于第二部分502的远离半导体层4的一侧，且第四部分504的在垂直于衬底基板1上的厚度大于第二部分502的在垂直于衬底基板1上的厚度，以使得第四部分504能够将后续将要形成的接地线(和/或公共电压线)和薄膜晶体管的第一电极彼此绝缘。
例如，沿从靠近衬底基板到远离衬底基板的方向，信号线的N4个部分依次为第一部分……第N4部分，栅极的N1个部分依次为第一部分……第N1部分，第一电极的N2个部分依次为第一部分……第N2部分，第二电极的N3个部分依次为第一部分……第N3部分；利用同一掩模通过一次构图工艺同时形成信号线的第M4部分、栅极的第M1部分、第一电极的第M2部分和第二电极的第M3部分；M1为小于等于N1的正整数，M2为小于等于N2的正整数，M3为小于等于N3的正整数，M4为小于等于N4的正整数。
下面以M1＝M2＝M3＝M4为例进行说明。
如图4F所示，形成覆盖半导体层4、栅绝缘层以及遮光层2的第一导电材料层61，且第一导电材料层61与遮光层2直接接触。第一导电材料61用于形成栅极的第一部分、栅线的第一部分、第一电极的第一部分、第二电极的第一部分和接地线(和/或公共电压线)的第一部分。例如，第一导电材料61的材料为金属材料，例如该金属材料为铜、钼、铜合金、钼合金等。例如，可以采用化学气相沉积(CVD)法、磁控溅射法形成第一导电材料61。
如图4G所示，利用同一掩模对第一导电材料层61进行第一次构图以同时形成栅极的第一部分601、栅线的第一部分141(参考图4H)、第一电极的第一部分701、第二电极的第一部分801和接地线(和/或公共电压线)的第一部分131。例如，栅线的第一部分与栅极的第一部分601一体成型。如此，与分别通过多次构图形成栅极6、第一电极的第一部分701和第二电极的第一部分801的情形相比，图4G所示的方法可以简化制作工艺。
如图4I所示，形成覆盖栅极的第一部分601、栅线的第一部分141、第一电极的第一部分701、第二电极的第一部分801和接地线(和/或公共电压线)的第一部分131的第一绝缘材料层90。第一绝缘材料层90的材料和形成方法可参考上面关于栅绝缘材料层的描述。
如图4J所示，对第一绝缘材料层90进行构图以形成第一绝缘层9，第一绝缘层9包括暴露第一电极的第一部分701的第一过孔101、暴露第二电极的第一部分801的第二过孔102、暴露栅极的第一部分601和栅线的第一部分141的第三过孔103以及暴露接地线(和/或公共电压线)的第一部分131的第四过孔104。例如，第一过孔101暴露第一电极的第一部分701的整个远离衬底基板1的上表面，第二过孔102暴露第二电极的第一部分801的整个远离衬底基板1的上表面，第三过孔103暴露栅极的第一部分601和栅线的第一部分131的整个远离衬底基板1的上表面，第四过孔104暴露接地线(和/或公共电压线)的第一部分131的整个远离衬底基板1的上表面。例如，第三过孔103的平面图形与栅极和栅线的平面图形相同，第四过孔104的平面图形与接地线的平面图形相同。
如图4K所示，形成覆盖栅极的第一部分601、栅线的第一部分141、第一电极的第一部分701、第二电极的第一部分801、接地线(和/或公共电压线)的第一部分131和第一绝缘层9的第二导电材料层62。第二导电材料层62的材料和具体形成方法可参考之前对第一导电材料61的描述。
如图4L所示，利用同一掩模对二导电材料层62进行第二次构图以同时形成栅极的第二部分602、栅线的第二部分142(参考图4M)、第一电极的第二部分702、第二电极的第二部分802和接地线的第二部分132，从而形成栅极6、栅线、第一电极7、第二电极8和接地线13。栅极的第一部分601和栅极的第二部分602在垂直于衬底基板1的方向上堆叠设置，栅线的第一部分141和栅线的第二部分142在垂直于衬底基板1的方向上堆叠设置，第一电极的第一部分701和第一电极的第二部分702在垂直于衬底基板1的方向上堆叠设置，第二电极的第一部分801和第二电极的第二部分802在垂直于衬底基板1的方向上堆叠设置，接地线(和/或公共电压线)的第一部分131和接地线的第二部分132在垂直于衬底基板1的方向上堆叠设置。并且，在遮光层2的材料为导电材料(例如金属材料)时，接地线13与遮光层2直接接触以实现接地线13与遮光层2电连接，从而能够消除遮光层2产生的漂移电压(floating电压)，该漂移电压会影响薄膜晶体管的阈值电压，从而影响薄膜晶体管的控制功能。例如，在其他实施例中，接地线13也可以换作提供公共电压的公共电压线。
例如，利用同一掩模进行所述第一次构图工艺和所述第二次构图工艺，即利用同一掩模进行所述N次构图工艺。如此，只需要准备一个掩模，能够简化工艺，提高生产效率，节约成本。
如图4N所示，阵列基板的制作方法还包括：形成覆盖栅线、栅极6、第一电极7和第二电极8的层间绝缘层15，层间绝缘层15包括暴露第二电极的第五过孔105。
例如，阵列基板的制作方法还包括在层间绝缘层15上形成数据线，数据线通过第五过孔105与第二电极8电连接。例如，数据线包括在垂直于衬底基板1的方向上堆叠设置的两个部分，通过2次构图工艺分别形成数据线的两个部分。
如图4O所示，形成覆盖半导体层4和栅绝缘层的第三导电材料层63。第三导电材料层63的材料和具体形成方法可参考之前对第一导电材料61的描述。
如图4P所示，利用同一掩模对第三导电材料层63进行第一次构图以形成数据线的第一部分161。数据线的第一部分161通过第五过孔105与第二电极8直接接触以实现电连接。
如图4Q所示，形成覆盖数据线的第一部分161的第四导电材料层64。第四导电材料层64的材料和具体形成方法可参考之前对第一导电材料61的描述。
如图4R所示，利用同一掩模对第四导电材料层64进行第二次构图以形成数据线的第二部分162，从而形成数据线16。数据线16与栅线6相交且绝缘。数据线的第一部分161和数据线的第二部分162在垂直于衬底基板1的方向上堆叠设置。
例如，利用同一掩模进行形成数据线16的第一次构图工艺和第二次构图工艺。如此，只需要准备一个掩模，能够简化工艺，提高生产效率，节约成本。
例如，所述N个部分在垂直于衬底基板方向上的总厚度大于5500埃，并且所述N个部分中的每个部分在垂直于衬底基板方向上的厚度不超过5500埃。例如，在图4A-4R所示的实施例中，在垂直于衬底基板1的方向上，栅极的第一部分601的厚度和栅极的第二部分602的厚度均不超过5500埃，栅极的第一部分601的厚度与栅极的第二部分602的厚度之和大于5500埃；栅线的第一部分141的厚度和栅线的第二部分的142的厚度均不超过5500埃，栅线的第一部分141的厚度与栅线的第二部分的142的厚度之和大于5500埃；第一电极7的第一部分701的厚度L1和第一电极的第二部分702的厚度L2均不超过5500埃，第一电极7的第一部分701的厚度与第一电极的第二部分702的厚度之和L3大于5500埃；第二电极的第一部分801的厚度和第二电极的第二部分802的厚度均不超过5500埃，第二电极的第一部分801的厚度和第二电极的第二部分802的厚度之和大于5500埃；数据线的第一部分161的厚度和数据线的第二部分162的厚度均不超过5500埃，数据线的第一部分161的厚度与数据线的第二部分162的厚度之和大于5500埃；接地线(和/或公共电压线)的第一部分131的厚度和接地线的第二部分132的厚度均不超过5500埃，接地线(和/或公共电压线)的第一部分131的厚度和接地线的第二部分132之和大于5500埃。并且，当要求薄膜晶体管和信号线的排布密度较大时，例如该阵列基板为显示基板，在高分辨率的显示基板中，相邻的信号线之间的距离很小。例如，如图4H所示，阵列基板包括沿同一方向延伸的多条信号线(以数据线为例)，多条数据线中相邻的数据线之间的间隔D小于等于6μm。该间隔D较小。通常通过对用于形成上述结构的膜层进行构图(例如通过光刻工艺构图)而形成薄膜晶体管的栅极、第一电极、第二电极以及信号线的图案。当需要薄膜晶体管的栅极、第一电极、第二电极以及信号线在垂直于衬底基板上的厚度较大时(例如在显示基板中为了实现更好的显示效果，在保证为实现高分辨率而高密度布线的前提下，增大上述结构的厚度以减小上述结构的电阻从而增大信号传输速度以及薄膜晶体管的响应时间等)，当膜层的厚度较大时，构图产生的尺寸误差(例如上述的CD Bias)较大。当膜层厚度大于5500埃时，产生的尺寸误差容易导致相邻的数据线之间的距离太小，从而造成相邻的电极之间产生信号干扰和短路。尤其在相邻的数据线之间的距离小于等于6μm的情况下(例如，在显示基板中为了实现高分辨率，布线密度高)，大的尺寸误差会造成相邻的数据线之间的距离太小，从而造成相邻的电极之间产生信号干扰和短路。本实施例提供的阵列基板的制作方法中，分别通过N4次构图工艺形成数据线的N4个部分，减小了每次被构图的膜层的厚度，从而减小了每次构图的尺寸误差，即使在被构图的膜层厚度大于5500埃的情形下，也能够使得薄膜晶体管的相邻的电极和数据线的尺寸误差较小，改善或避免由于构图过程中的尺寸误差带来的上述信号干扰和短路问题。
当然，在本公开的其他实施例中，对形成栅线和数据线的顺序不作限定。例如，只要是分别通过N4次构图工艺形成栅线的N4个部分和数据线的N个部分即可。例如，也可以同时形成栅极、数据线、接地线、第一电极和第二电极，然后形成覆盖栅极、数据线、接地线、第一电极和第二电极的层间绝缘层，层间绝缘层包括暴露栅极的过孔，再形成栅线，栅线通过该过孔与栅极电连接。
如图4S所示，例如该这列基板为显示基板，该阵列基板制作方法还包括：形成覆盖数据线16和层间绝缘层15的第三绝缘层17以及形成像素电极18。第三绝缘层17包括暴露第一电极7的过孔，像素电极18通过该过孔与第一电极7电连接。
本公开至少一实施例还提供一种阵列基板，所述阵列基板为根据本公开实施例提供的任意一种阵列基板的制作方法形成。
图5为本公开一实施例提供的一种阵列基板的结构示意图。该阵列基板的结构特征请参考之前实施例中的描述。本公开实施例提供的阵列基板中，薄膜晶体管的栅极、第一电极、第二电极以及信号线的尺寸精度较高。当薄膜晶体管的栅极、第一电极、第二电极信号线在垂直于衬底基板上的厚度较大时(例如在显示基板中为了实现更好的显示效果，在保证实现高分辨率的高密度布线的前提下，增大上述结构的厚度以减小上述结构的电阻从而增大信号传输速度以及薄膜晶体管的响应时间等)，通常通过对用于形成上述结构的膜层进行构图(例如通过光刻工艺构图)而形成上述结构的图案，当膜层的厚度较大时，构图产生的尺寸误差较大，而本公开实施例提供的阵列基板中的薄膜晶体管的栅极、第一电极、第二电极以及信号线是经过N次构图工艺形成，每次构图的膜层的厚度较小，因此最终获得的薄膜晶体管的栅极、第一电极、第二电极以及信号线的尺寸精度依然较高，从而能够防止由于制作过程中的尺寸误差造成的薄膜晶体管的电极之间以及信号线之间的短路和信号干扰问题。
例如，该阵列基板可以是任何需要通过薄膜晶体管和信号线来控制的基板，例如显示基板、照明基板等。显示基板例如为电致发光显示基板，例如有机发光二极管(OLED)显示基板和无机发光二极管显示基板。当然，阵列基板的种类不限于上述列举的种类。
以上所述仅是本发明的示范性实施方式，而非用于限制本发明的保护范围，本发明的保护范围由所附的权利要求确定。

Claims (19)

1.一种顶栅型薄膜晶体管，包括：形成在衬底基板上的栅极、第一电极、第二电极和半导体层，其中，所述第一电极、所述第二电极与所述半导体层电连接，所述栅极、所述第一电极和所述第二电极中的至少之一包括堆叠设置的N个部分，所述N个部分中相邻的两个部分互相接触，N为大于等于2的正整数；
所述栅极与所述第一电极和所述第二电极的N个部分的各相应部分通过相同工艺和材料形成在相同层，
所述栅极包括在垂直于所述衬底基板的方向上堆叠设置的N1个部分，所述第一电极包括在垂直于所述衬底基板的方向上堆叠设置的N2个部分，所述第二电极包括在垂直于所述衬底基板的方向上堆叠设置的N3个部分；N1、N2和N3均为大于等于2的正整数；
沿从靠近衬底基板到远离衬底基板的方向，所述N1个部分依次为第一部分……第N1部分，所述N2个部分依次为第一部分……第N2部分，所述N3个部分依次为第一部分……第N3部分；
利用同一掩模通过一次构图工艺同时形成所述栅极的第M1部分、所述第一电极的第M2部分、所述第二电极的第M3部分；M1为等于N1的正整数，M2为等于N2的正整数，M3为等于N3的正整数。
2.根据权利要求1所述的薄膜晶体管，其中，所述半导体层包括上表面、与所述上表面相交的第一侧面和第二侧面，所述第一侧面与所述第二侧面相对；
所述第一电极与所述上表面以及所述第一侧面接触，所述第二电极与所述上表面以及所述第二侧面接触。
3.根据权利要求2所述的薄膜晶体管，设置于衬底基板上，所述薄膜晶体管还包括栅绝缘层，其中，所述栅绝缘层包括：
第一部分，位于所述栅极与所述半导体层之间以使所述栅极与所述半导体层绝缘，所述第一部分暴露所述半导体层的用于与所述第一电极和所述第二电极接触的所述上表面、所述半导体层的用于与所述第一电极接触的所述第一侧面以及所述半导体层的用于与所述第二电极接触的所述第二侧面；
第二部分，位于所述第一电极与所述衬底基板之间；以及
第三部分，位于所述第二电极与所述衬底基板之间。
4.一种顶栅型薄膜晶体管的制作方法，包括：
提供衬底基板；以及
在所述衬底基板上形成薄膜晶体管的栅极、第一电极、第二电极和半导体层，所述栅极、所述第一电极和所述第二电极中的至少之一包括在垂直于所述衬底基板的方向上堆叠设置的N个部分，所述N个部分中相邻的两个部分互相接触，N为大于等于2的正整数；
其中，所述方法包括：通过N次构图工艺分别形成所述N个部分；
所述栅极包括在垂直于所述衬底基板的方向上堆叠设置的N1个部分，所述第一电极包括在垂直于所述衬底基板的方向上堆叠设置的N2个部分，所述第二电极包括在垂直于所述衬底基板的方向上堆叠设置的N3个部分；N1、N2和N3均为大于等于2的正整数；
沿从靠近衬底基板到远离衬底基板的方向，所述N1个部分依次为第一部分……第N1部分，所述N2个部分依次为第一部分……第N2部分，所述N3个部分依次为第一部分……第N3部分；
利用同一掩模通过一次构图工艺同时形成所述栅极的第M1部分、所述第一电极的第M2部分、所述第二电极的第M3部分；M1为等于N1的正整数，M2为等于N2的正整数，M3为等于N3的正整数，以使所述栅极、所述第一电极和所述第二电极的N个部分中的各相应部分在垂直于衬底基板面的方向通过相同构图工艺和材料在相同层中形成。
5.根据权利要求4所述的薄膜晶体管的制作方法，其中，所述N个部分在垂直于衬底基板方向上的总厚度大于5500埃，并且所述N个部分中的每个部分在垂直于衬底基板方向上的厚度不超过5500埃。
6.根据权利要求4所述的薄膜晶体管的制作方法，其中，利用同一掩模进行所述N次构图工艺。
7.根据权利要求4所述的薄膜晶体管的制作方法，其中，N1＝N2＝N3，M1＝M2＝M3。
8.根据权利要求4所述的薄膜晶体管的制作方法，其中，所述半导体层包括背离所述衬底基板的上表面、与所述上表面相交的第一侧面和第二侧面，所述第一侧面与所述第二侧面相对；
所述第一电极与所述上表面以及所述第一侧面接触，所述第二电极与所述上表面以及所述第二侧面接触。
9.根据权利要求8所述的薄膜晶体管的制作方法，还包括：形成栅绝缘层，其中，所述栅绝缘层包括：
第一部分，位于所述栅极与所述半导体层之间以使所述栅极与所述半导体层绝缘，所述第一部分暴露所述半导体层的用于与所述第一电极和所述第二电极接触的所述上表面、所述半导体层的用于与所述第一电极接触的所述第一侧面以及所述半导体层的用于与所述第二电极接触的所述第二侧面；
第二部分，位于所述第一电极与所述衬底基板之间；以及
第三部分，位于所述第二电极与所述衬底基板之间。
10.根据权利要求9所述的薄膜晶体管的制作方法，其中，所述形成栅绝缘层包括：
形成栅绝缘材料层；
形成覆盖所述栅绝缘材料层的光刻胶层；
利用双色调掩模对所述光刻胶层进行曝光和显影以得到光刻胶保留区域、光刻胶部分保留区域和光刻胶去除区域，所述光刻胶保留区域是要形成所述栅绝缘层的第一部分的区域，所述光刻胶部分保留区域是要形成所述栅绝缘层的第二部分和第三部分的区域，并且所述光刻胶去除区域为除光刻胶保留区域和光刻胶部分保留区域之外的区域；
进行第一次刻蚀，以去除位于所述光刻胶去除区域中的栅绝缘材料层；
进行灰化工艺以去除所述光刻胶部分保留区域中的光刻胶层并减薄所述光刻胶保留区域中的光刻胶层；
进行第二次刻蚀，以减薄所述光刻胶部分保留区域中的栅绝缘层，从而形成所述栅绝缘层的第一部分、第二部分和第三部分；以及
去除所述光刻胶保留区域的光刻胶层。
11.一种阵列基板的制作方法，包括采用权利要求4-10任一所述的顶栅型薄膜晶体管的制作方法形成所述顶栅型薄膜晶体管。
12.根据权利要求11所述的阵列基板的制作方法，还包括：
在所述衬底基板上形成信号线，所述信号线包括在垂直于所述衬底基板的方向上堆叠设置的N4个部分，所述N4个部分中相邻的两个部分互相接触，N4为大于等于2的正整数；
其中，所述形成信号线包括：通过N4次构图工艺分别形成所述N4个部分。
13.根据权利要求12所述的阵列基板的制作方法，其中，所述信号线在垂直于衬底基板方向上的厚度大于5500埃，并且所述N4个部分中的每个部分在垂直于衬底基板方向上的厚度不超过5500埃。
14.根据权利要求12所述的阵列基板的制作方法，其中，所述阵列基板包括沿同一方向延伸的多条所述信号线，多条所述信号线中相邻的信号线之间的间隔小于等于6μm。
15.根据权利要求12所述的阵列基板的制作方法，其中，利用同一掩模进行所述N4次构图工艺。
16.根据权利要求12-15任一所述的阵列基板的制作方法，其中，所述信号线包括与栅极电连接的栅线、与第二电极电连接的数据线、提供公共电压的公共电压线和接地线中的至少之一。
17.根据权利要求16所述的阵列基板的制作方法，其中，所述数据线和所述栅线相交且绝缘；所述制作方法包括：
同时形成所述栅线、所述栅极、所述第一电极和所述第二电极；
形成覆盖所述栅线、所述栅极、所述第一电极和所述第二电极的层间绝缘层，所述层间绝缘层包括暴露所述第二电极的过孔；以及
在所述层间绝缘层上形成所述数据线，所述数据线通过所述过孔与所述第二电极电连接。
18.根据权利要求16所述的阵列基板的制作方法，还包括：形成遮光层，所述遮光层位于所述半导体层的背离所述栅极的一侧且与薄膜晶体管的沟道区在垂直于所述衬底基板的方向上至少部分重叠；
其中，所述公共电压线或所述接地线与所述遮光层电连接。
19.一种阵列基板，其中，所述阵列基板根据权利要求11-18任一所述的制作方法形成。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021102711A1 (zh) * 2019-11-27 2021-06-03 重庆康佳光电技术研究院有限公司 一种薄膜晶体管及其制备方法与薄膜晶体管阵列
CN114743991B (zh) * 2022-04-19 2024-07-16 厦门天马微电子有限公司 显示面板及其制备方法、显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102664193A (zh) * 2012-04-01 2012-09-12 京东方科技集团股份有限公司 导电结构及制造方法、薄膜晶体管、阵列基板和显示装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101103374B1 (ko) * 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
KR101056229B1 (ko) * 2009-10-12 2011-08-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치
JP5983999B2 (ja) * 2012-06-29 2016-09-06 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP6007771B2 (ja) * 2012-12-14 2016-10-12 豊田合成株式会社 半導体装置
KR102080065B1 (ko) * 2013-04-30 2020-04-07 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
US9281204B2 (en) * 2014-04-23 2016-03-08 Freescale Semiconductor, Inc. Method for improving E-beam lithography gate metal profile for enhanced field control
KR102464131B1 (ko) * 2017-06-30 2022-11-04 엘지디스플레이 주식회사 전계발광 표시장치
KR20190043194A (ko) * 2017-10-17 2019-04-26 삼성디스플레이 주식회사 금속 배선 및 이를 포함하는 박막 트랜지스터

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102664193A (zh) * 2012-04-01 2012-09-12 京东方科技集团股份有限公司 导电结构及制造方法、薄膜晶体管、阵列基板和显示装置

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