CN109391267A - 使用带adcs和dac的数字plls时的抖动减少技术 - Google Patents

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Abstract

本公开涉及使用带ADCS和DAC的数字PLLS时的抖动减少技术。本公开还涉及用于电子***的数据转换器。示例***包括主模数转换器(ADC)电路、斜率计算电路、采样时钟信号(DPLL)电路、采样误差电路和求和电路。主ADC电路对输入信号进行采样，并产生代表输入信号的数字输出信号。斜率计算电路产生代表输入信号斜率的数字斜率信号，DPLL电路向主ADC电路提供采样时钟信号。采样误差电路通过主ADC电路使用数字斜率信号和采样时钟信号产生代表采样误差的采样误差信号。求和电路接收主ADC电路的采样误差信号和数字输出信号，并产生代表输入信号的调整的数字输出信号。

Description

使用带ADCS和DAC的数字PLLS时的抖动减少技术
技术领域
该文献涉及用于数据转换的电子电路。一些实施例涉及改善数据转换器的信噪性能的电路。
背景技术
电子***可以包括数据转换器，例如模数(A/D)转换器(ADC)和数字-模拟(D/A)转换器(DAC)。一些ADC和DAC与相控锁定环(PLL)电路一起使用，该电路为数据转换器的操作提供定时信号。数据转换器的性能可能受到PLL电路中的非理想性的不利影响。例如，PLL电路的时钟抖动会对数据转换器的信噪比产生不利影响。本发明人已经认识到需要改进数据转换器的性能。
发明内容
该文献一般涉及数据转换器电路，尤其涉及减少数据转换器电路中的误差。在一些实施方案中，电子装置包括主模数转换器(ADC)电路、斜率计算电路、采样时钟信号(DPLL)电路、采样误差电路和求和电路。主ADC电路对输入信号进行采样并产生表示所述输入信号的数字输出信号。斜率计算电路产生表示所述输入信号的斜率的数字斜率信号，并且DPLL电路向所述主ADC电路提供采样时钟信号。采样误差电路使用所述数字斜率信号和所述采样时钟信号产生表示所述主ADC电路的采样误差的采样误差信号。求和电路接收所述主ADC电路的采样误差信号和数字输出信号，并产生表示所述输入信号的调整的数字输出信号。
在一些实施方案中，电子装置包括：斜率计算电路，被配置为计算输入信号的斜率；数模转换器(DAC)电路，被配置为对DAC输入信号进行采样，并从采样的DAC输入信号产生模拟输出信号；采样时钟信号(DPLL)电路，被配置为所述DAC电路提供采样时钟信号；采样误差电路，被配置为使用所述输入信号的斜率和所述采样时钟信号产生表示所述DAC电路的采样误差的采样误差信号；和求和电路，被配置为接收采样误差信号和输入信号，并提供调整的输入信号作为DAC电路采样的DAC输入信号。
在一些实施方案中，电子装置包括：ΔΣ模数转换器(ADC)电路，包括：包括锁存比较器电路的正向电路路径；和反馈路径，可操作地耦合到锁存比较器电路的输出并包括数模转换器(DAC)电路，其中所述DAC电路是电流DAC电路；采样时钟信号(DPLL)电路，被配置为DAC电路提供采样时钟信号；定时误差计算电路，可操作地耦合到DPLL电路并配置成确定DPLL电路中的定时误差并使用定时误差生成校正因子；和输出电路，可操作地耦合到ΔΣADC电路和定时误差计算电路，并且被配置为使用校正因子来修改ΔΣADC电路的输出。
该部分旨在提供本专利申请的主题的概述。其目的不是提供对本发明的排他性或详尽的解释。包括详细描述以提供关于本专利申请的进一步信息。
附图说明
在附图中，不一定按比例绘制，相同的附图标记可以描述不同视图中的类似组件。具有不同字母后缀的相同数字可表示类似组件的不同实例。附图通过示例而非限制的方式示出了本文件中讨论的各种实施例。
图1A是模拟锁相环(PLL)电路的实施例的框图。
图1B是数字锁相环(DPLL)电路的实施例的框图。
图2是包括模数转换器(ADC)电路和DPLL电路的数据转换器的示例的框图。
图3是模拟信号和采样时钟信号的示例的图示。
图4是斜率计算电路的示例的框图。
图5是由DPLL电路产生的采样时钟信号的图示。
图6是数据转换器的示例的框图，该数据转换器包括数模转换器(DAC)电路和DPLL电路。
图7是包括ΔΣADC电路和DPLL电路的数据转换器的示例的框图。
图8是包括一位连续时间ΔΣADC电路和DPLL电路的数据转换器的另一示例的框图。
具体实施方式
电子***可以包括ADC和DAC中的一个或两个。ADC首先对输入的模拟信号进行采样，以将模拟信号转换为数字信号。采样的定时可以由时钟信号确定。DAC使用时钟信号对采样或提前转换为模拟信号的数字流的数字值进行采样。PLL电路可用于产生用于数据转换的时钟信号。当数据转换器中需要时钟数据恢复时，在数据转换器中可能需要PLL。然而，PLL电路的非理想性会对数据转换器性能产生不利影响。例如，由于PLL产生的时钟信号上的抖动，数据转换器的信噪比降低。对于某些类型的PLL，可以获得允许预期非理想性(例如时钟抖动)的信息。此信息可用于减轻不利影响并最大限度地减少数据转换中的错误。
图1A是模拟锁相环(PLL)电路101的实施例的框图。PLL可包括相位频率检测器(PFD)、电荷泵(CP)、低通滤波器(LPF)、电压控制器振荡器(VCO)和反馈路径中的反馈分频器电路110。反馈分频器将输出时钟分频为1/N的比率，然后反馈给PFD。理想情况下，PLL中的负反馈减少了参考信号和输出信号之间的误差，并且输出信号与输入参考信号同相和频率锁定。
图1B是数字锁相环(DPLL)电路102的实施例的框图。图1所示的实施例是可用于DPLL电路的几种不同架构中的一种。在DPLL电路102中，时间数字转换器(TDC)电路104用作PFD，数字环路滤波器106代替CP和LFP，并且数字控制振荡器(DCO)电路108用作VCO。TDC电路104接收输入参考时钟(时钟IN)并测量输入参考时钟和由反馈分频器电路110分频并反馈的输出时钟信号之间的时间差。TDC电路104的示例是门控环形振荡器(GRO)。数字环路滤波器电路106对TDC电路104的输出中的任何非线性进行滤波。数字环路滤波器电路106向TDC电路104的输出端提供N阶滤波(例如，一阶或二阶滤波)。数字环路滤波器电路106的输出驱动DCO电路108。改变DCO代码导致输出时钟的输出频率的相应变化。
在DPLL电路102中，存在于数字环路滤波器电路106的输出端的信息可以指示输出时钟信号的频率何时将增加或减少。DCO电路108的增益因子KDCO表示频率与输入代码的增益。DCO电路108的中心频率f0是当DCO的输入代码为零时的振荡频率(中心频率对应于模拟PLL的自由运行频率)。通过知道增益因子和中心频率，可以判断DCO电路108的输出是加速还是减速并估计频率变化的程度。该信息可用于抑制DPLL中的非理想性，例如影响数据转换的信号抖动。
图2是包括ADC电路212和DPLL电路202的数据转换器200的示例的框图。ADC电路212采样模拟输入信号以将模拟信号转换为数字信号。DPLL电路202接收参考时钟信号并产生ADC电路212使用的采样时钟信号。采样时钟信号中的抖动可能导致A/D转换中的错误。
图3是模拟信号314和时钟信号316的示例的图示。模拟信号是F(t)，并且模拟信号的导数是F'(t)。在图3的示例中，F(t)包括正弦波，F'(t)是对应于正弦波过零点处的模拟信号314的斜率的线。该图显示了采样时钟信号中的抖动如何在信号采样中引起误差ΔV。采样误差ΔV包括两个分量，定时误差Δt和采样时模拟信号F'(t)的斜率，或ΔV＝F'(t)·Δt。
返回图2，数据转换器200包括斜率计算电路218和采样误差电路220。斜率计算电路218生成表示输入信号的斜率的数字斜率信号，并且采样误差电路220生成采样误差电差信号，其表示ADC电路212使用数字斜率信号和采样时钟信号的采样误差。
图4是斜率计算电路418的示例的框图，其包括微分器电路422和斜率ADC电路424。微分器电路422产生表示由图2的主ADC电路212采样的模拟信号的斜率的模拟斜率信号F'(t)。斜率ADC电路424将模拟斜率信号转换为数字斜率信号。
返回图2，采样误差电路220从斜率计算电路218接收数字斜率信号，并从DPLL电路202接收数字环路滤波器的输出和采样时钟信号。采样误差电路220可以使用数字斜率信号、采样时钟信号和数字环路滤波器的输出来生成采样误差信号ΔV。在一些实施方案中，DPLL电路的TDC电路的输出可以在外部滤波到DPLL电路并用于产生采样误差信号ΔV。
采样误差电路220可以包括定时误差计算电路226和乘法器电路228。定时误差计算电路226产生表示采样时钟信号中的误差的定时误差信号Δt。采样误差电路220可以包括滤波器电路，以模拟代码的变化对DCO的影响，如果代码的变化不会由于DCO中的内部寄生效应而瞬时改变输出频率。
图5是由DPLL电路202产生的采样时钟信号530的图示。该图显示了在时间t1、t2、t3、tj的正时钟边沿。可以使用来自DPLL电路202的TDC电路的输出的信息来计算每个边缘的位置。时钟边缘tj相对于其在信号中的理想位置的抖动误差(j)可以被计算为(j)＝(tj–t1)–[(j-1)/favg)]，其中(j-1)是前一个抖动误差值，favg是采样时钟信号的平均频率。
返回图2，定时误差计算电路226可以计算抖动误差并将计算的抖动误差作为定时误差信号Δt。在变型中，定时误差计算电路226可以包括或可以包括在处理器中以执行计算，或者定时误差计算电路226可以包括在执行计算的专用集成电路(ASIC)中。乘法器电路228将定时误差信号与数字斜率信号相乘以产生采样误差信号。数据转换器200包括求和电路232，其接收主ADC电路的采样误差信号ΔV和数字输出信号VO，并产生表示输入信号的调整的数字输出信号。在图2的示例中，从主ADC电路的数字输出中减去采样误差信号以生成调整的数字输出信号。
图4是使用模拟电路方法来确定信号斜率的示例。微分器电路422产生模拟斜率信号，并且使用斜率ADC电路424将模拟斜率信号转换为斜率的数字值。在示例性和非限制性的示例中，斜率ADC电路可以是四位ADC和主ADC电路可以是12位ADC。增加斜率ADC电路的位数会增加采样时钟信号中抖动误差的抑制。分析表明，对于斜率ADC电路中的每个附加位，实现了6分贝(6dB)的抖动误差抑制。但是，增加斜率ADC电路中的位数会增加电路的成本。
也可以使用数字电路方法来确定斜率。在一些示例中，图2的斜率计算电路218计算输入信号的斜率值，作为输入信号的第一样本与输入信号的第二样本之间的差除以采样时钟周期，或者
斜率＝{Din(j)-Din(j-1)}/T,
其中Din(j)和Din(j-1)是输入信号的两个样本或采样点，T是采样时钟的周期。在某些变型中，时钟周期被归一化为1，因此不需要除法，并且斜率可以被计算为样本之间的差异。斜率计算电路218产生数字斜率信号作为输入信号的斜率值的运行计算。对于数字方法，斜率计算电路218可以包括在处理器或ASIC中。
斜率计算电路218计算输入信号的斜率值，其频率至少是输入信号频率的两倍。如果以小于频率的两倍的频率计算斜率的值，则可能错过斜率信息。在一些示例中，斜率计算电路218使用输入信号的三个或更多个采样点来计算输入信号的斜率值。虽然三点方法中的额外计算增加了计算的延迟，但它可以提高测量的准确性。
图6是包括DAC电路634和DPLL电路602的数据转换器600的示例的框图。DAC电路634对数字输入信号进行采样，并从采样的输入信号中产生模拟输出信号。DPLL电路602向DAC电路634提供采样时钟信号。DPLL电路602可以具有图1的示例中所示的架构，并且可以包括DCO电路、TDC电路和环路滤波器电路。数据转换器600包括斜率计算电路618，其计算到DAC电路634的数字输入信号的斜率。斜率计算电路618可以使用前面描述的数字方法计算斜率，其中斜率是输入信号的样本除以采样时钟周期之间的差。斜率计算电路618可以产生输入信号的斜率值的运行计算，以产生数字斜率信号。在一些实施方案中，斜率计算电路618使用输入信号的三个或更多个采样点计算输入信号的斜率值。在某些实施例中，斜率计算电路618以在计算频率计算输入信号的斜率值，该计算频率是输入信号的频率的至少两倍。
数据转换器600还包括采样误差电路620和求和电路632。采样误差电路620使用输入信号的斜率和采样时钟信号，由DAC电路634产生表示采样误差的采样误差信号。采样误差电路620可以包括定时误差计算电路626和乘法器电路628。定时误差计算电路可操作地耦合到DPLL电路602并且在采样时钟信号中计算表示误差的定时误差(例如，抖动误差)。定时误差计算电路626可以使用DPLL的环路滤波器电路的输出来计算定时误差。乘法器电路628乘以输入信号的斜率和定时误差信号，以产生采样误差信号。
求和电路632接收采样误差信号和输入信号，并提供调整后的输入信号作为DAC电路采样的DAC输入信号。以这种方式，数据转换器600确定累积的采样误差和输入信号的斜率，并使用提供给DAC电路634的信号的预处理来校正采样误差。
图7是数据转换器700的示例的框图，该数据转换器700包括ΔΣ模数转换器(ADC)电路736和DPLL电路702。ΔΣADC电路736可以是一位ΔΣADC。一位ΔΣADC以由采样时钟频率kfs确定的速率将输入信号(Vi)转换为1和0的连续串行流。
图8是包括一位连续时间ΔΣADC电路836的示例的数据转换器800的另一示例的框图。ΔΣADC电路836包括正向电路路径，其包括锁存比较器电路，其包括比较器电路838和锁存电路840。ΔΣADC电路还包括耦合到锁存比较器电路的输出的反馈路径。反馈路径包括DAC电路842。DAC电路842可以是一位DAC电路，并且可以是电流反馈DAC。在电路求和节点846处施加负反馈。在图8的示例中，正向电路路径包括可操作地耦合到锁存比较器电路的输入的积分电路844。积分电路844可以包括运算放大器(opamp)，并且反馈电路路径耦合到作为电路求和节点的运算放大器的反相输入。
对于输入信号为零，ΔΣADC电路输出包括大约相等数量的1和0。对于正输入电压，ΔΣADC输出包含比零更多的一。对于负输入电压，ΔΣADC输出包含的零比一更多。在多个周期内输出的ΔΣADC的平均值表示输入电压。
返回图7，数据转换器700包括DPLL电路702，其向ΔΣADC电路736提供采样时钟，例如提供到图8的DAC电路和锁存电路中的一个或两者。DPLL电路702可具有在图1的示例中所示的架构，可以包括DCO电路、TDC电路和环路滤波器电路。数据转换器还包括定时误差计算电路726和输出电路748。定时误差计算电路726确定DPLL电路中的定时误差并使用所确定的定时误差产生校正因子。定时误差计算电路726向输出电路748提供校正因子并且输出电路748使用校正因子修改ΔΣADC电路736的输出。
在图8所示的ΔΣADC电路的示例中，ΔΣ转换器的精度可以由反馈DAC电路842的精度确定。定时误差将导致反馈电流太短或太长。输出电路748的后处理从ΔΣADC输出中消除由于DPLL电路定时引起的误差。
在一些实施方案中，定时误差计算电路726确定DPLL电路的频率误差并使用所确定的频率误差计算校正因子。DPLL电路的频率由DCO电路的中心频率f0和DCO电路的增益因子KDCO确定(例如，以赫兹/Δcode为单位)，或者
fDPLL＝f0+KDCO·vc,
其中vc是DPLL的控制电压或DCO代码。校正因子(CF)可以确定为：
CF＝(f0+KDCO·vc(avg))/(f0+KDCO·vc(j))
其中vc(j)是当前样本的DCO代码，vc(avg)是计算的平均值。输出电路748可以包括乘法器电路，其将ΔΣADC电路的输出与校正因子相乘，或者
VO’＝(f0+KDCO·vc(avg))/(f0+KDCO·vc(j))·VO
其中VO是由ΔΣADC产生的输出，VO'是由输出电路产生的修改输出。采样时钟中的定时误差可能由DPLL的TDC提供的DCO码中的误差(例如，抖动误差)引起。在上面的等式中可以看出，校正因子将校正DCO码错误和TDC抖动。为了简化计算，如果DPLL的输入时钟已知并且DPLL的反馈分频器电路的分频比(1/N)已知，可以用DPLL的编程输出频率代替术语“(f0+KDCO·vc(avg))”。
所描述的设备和方法包括可以使用在数据转换器中使用的DPLL的数字环路滤波器的输出处可用的信息来移除或减轻数据转换器中的错误的技术。该信息可以指示DPLL是加速还是减速，并且数据转换器的结果可以相应地调整。
实施例和附加说明
示例1包括主题(例如设备)，其包括主模数转换器(ADC)电路，被配置为采样输入信号并产生输入信号的数字输出信号表示；斜率计算电路，被配置为产生表示所述输入信号的斜率的数字斜率信号；采样时钟信号(DPLL)电路，被配置为向所述主ADC电路提供采样时钟信号；采样误差电路，被配置为使用所述数字斜率信号和所述采样时钟信号生成表示所述主ADC电路的采样误差的采样误差信号；求和电路，被配置为接收主ADC电路的采样误差信号和数字输出信号并产生输入信号的调整的数字输出信号表示。
在示例2中，示例1的主题可选地包括采样误差电路，其包括定时误差计算电路，其可操作地耦合到DPLL电路并且被配置为生成采样时钟信号中的误差的定时误差信号表示；乘法器电路，用于将数字斜率信号与定时误差信号相乘，以产生采样误差信号。
在示例3中，示例2的主题可选地包括DPLL电路，其包括数控振荡器(DCO)电路、时间数字转换器电路(TDC)和环路滤波器电路，其中定时误差计算电路被配置为使用环路滤波器电路的输出来计算定时误差。
在示例4中，示例1-3中的一个或任何组合的主题可选地包括斜率计算电路，其包括微分器电路，其被配置为生成表示输入信号的斜率的模拟斜率信号；斜率ADC电路，被配置为将模拟斜率信号转换为数字斜率信号。
在示例5中，示例4的主题可选地包括采样误差电路，其包括：定时误差计算电路，其可操作地耦合到DPLL电路并且被配置为生成代表采样时钟信号中的抖动误差的定时误差信号；乘法器电路，用于将数字斜率信号与定时误差信号相乘，以产生采样误差信号；斜率ADC电路包括多个比特并且增加斜率ADC电路的比特数增加了采样时钟信号中的抖动误差的抑制。
在示例6中，示例1-5中的一个或任何组合的主题可选地包括斜率计算电路，其被配置为计算输入信号的斜率值作为输入信号的第一样本与第二样本的输入信号之间的差值除以采样时钟周期，并产生数字斜率信号作为输入信号的斜率值的运行计算。
在示例7中，示例6的主题可选地包括斜率计算电路，其被配置为以输入信号的频率的至少两倍的频率计算输入信号的斜率值。
在示例8中，示例6的主题可选地包括斜率计算电路，其被配置为使用输入信号的三个或更多个采样点来计算输入信号的斜率值。
示例9包括主题(诸如装置)，或者可以可选地与示例1-8中的一个或任何组合组合以包括这样的主题，包括被配置为计算输入信号的斜率的斜率计算电路；数模转换器(DAC)电路，被配置为对DAC输入信号进行采样并从采样的DAC输入信号产生模拟输出信号；采样时钟信号(DPLL)电路，被配置为向DAC电路提供采样时钟信号；采样误差电路，用于利用输入信号的斜率和采样时钟信号，通过DAC电路产生代表采样误差的采样误差信号；求和电路，用于接收采样误差信号和输入信号，并提供调整后的输入信号作为DAC电路采样的DAC输入信号。
在示例10中，示例9的主题可选地包括采样误差电路，其包括可操作地耦合到DPLL电路并且被配置为计算采样时钟信号中的误差的定时误差的定时误差计算电路；乘法器电路，用于将输入信号的斜率与定时误差信号相乘，以产生采样误差信号。
在示例11中，示例10的主题可选地包括DPLL电路，其包括数控振荡器(DCO)电路、时间数字转换器电路(TDC)和环路滤波器电路。定时误差计算电路可选地被配置为使用环路滤波器电路的输出来计算定时误差。
在示例12中，示例10和11中的一个或两个的主题可选地包括定时误差计算电路，其被配置为计算采样时钟信号中表示抖动误差的定时误差。
在示例13中，示例9-11中的一个或任何组合的主题可选地包括斜率计算电路，其被配置为计算输入信号的斜率值作为输入信号的第一样本与第二样本的输入信号之间的差值除以采样时钟周期，并产生输入信号的斜率值的运行计算作为数字斜率信号。
在示例14中，示例13的主题可选地包括斜率计算电路，其被配置为使用输入信号的三个或更多个采样点来计算输入信号的斜率的值。
在示例15中，示例13和14中的一个或两个的主题可选地包括斜率计算电路，其被配置为以输入信号的频率的至少两倍的计算频率计算输入信号的斜率值。
示例16可以包括主题(诸如装置)，或者可以可选地与示例1-15中的一个或任何组合组合以包括这样的主题，包括ΔΣ模数转换器(ADC)电路、采样时钟信号(DPLL)电路、定时误差计算电路和输出电路。ΔΣADC电路包括正向电路路径，其包括锁存比较器电路、可操作地耦合到锁存比较器电路的输出并且包括数模转换器(DAC)电路的反馈路径，其中DAC电路是电流DAC电路。DPLL电路被配置为向DAC电路提供采样时钟信号。定时误差计算电路可操作地耦合到DPLL电路，并被配置为确定DPLL电路中的定时误差并使用定时误差生成校正因子。输出电路可操作地耦合到ΔΣADC电路和定时误差计算电路，并且被配置为使用校正因子来修改ΔΣADC电路的输出。
在示例17中，示例16的主题可选地包括定时误差计算电路，其被配置为确定DPLL电路的频率误差并使用所确定的频率误差来计算校正因子，并且输出电路可选地包括乘法器电路并且被配置为将ΔΣADC电路的输出与校正因子相乘。
在示例18中，示例16和17中的一个或两个的主题可选地包括DPLL电路，其包括数控振荡器(DCO)电路，并且使用DCO码确定DPLL电路的输出频率。定时误差计算电路可选地配置为确定由于DCO码误差引起的定时误差，并使用所确定的定时误差计算校正因子，并且输出电路包括乘法器电路并且被配置为将ΔΣADC电路的输出乘以校正因子。
在示例19中，示例18的主题可选地包括DPLL电路，其包括环路滤波器电路，并且DCO包括时间数字转换器电路(TDC)。
在示例20中，示例16-20中的一个或任何组合的主题可选地包括DPLL电路，其包括数控振荡器(DCO)电路、时间数字转换器电路(TDC)和环路滤波器电路。定时误差计算电路可选地配置为使用环路滤波器电路的输出来计算定时误差。
实施例21可以包括主题，或者可以任选地与实施例1-20中任何一个或多个的任何部分或任何部分的组合组合以包括这样的主题，包括用于实施实施例1-20的任何一个或多个功能的装置，或包括指令的机器可读介质，所述指令在由机器执行时使机器执行示例1-20的任何一个或多个功能。
这些非限制性实例可以以任何排列或组合进行组合。
以上详细描述包括对附图的参考，附图形成详细描述的一部分。附图通过图示的方式示出了可以实施本发明的具体实施例。这些实施方案在本文中也称为“实施例”。本文件中提及的所有出版物、专利和专利文献均通过引用整体并入本文，如同通过引用单独并入一样。如果本文件与通过引用并入的那些文件之间的使用不一致，则所引用的参考文献中的用法应被视为对本文件的使用的补充，对于不可调和的不一致性，以本文档中的用法控制。
在该文献中，术语“一”或“一个”在专利文献中是常见的，包括一个或多于一个、独立于“至少一个”或“一个或多个”的任何其他实例或用法。在本文件中，术语“或”用于表示非排他性的，使得“A或B”包括“A但不是B”、“B但不是A”、“A和B”，除非另有说明表示。在所附权利要求中，术语“包括”和“其中”用作相应术语“包括”和“其中”的等同词。此外，在以下权利要求中，术语“包括”和“包含”是开放式的，即，除了在权利要求中的该术语之后列出的元件之外的元件的***、装置、物品或过程仍被认为属于该权利要求的范围内。此外，在以下权利要求中，术语“第一”、“第二”和“第三”等仅用作标记，并不旨在对其对象施加数字要求。这里描述的方法示例可以至少部分地是机器或计算机实现的。
以上描述旨在是说明性的而非限制性的。例如，上述示例(或其一个或多个方面)可以彼此组合使用。在阅读以上描述后，例如本领域普通技术人员可以使用其他实施例。提供摘要以符合37C.F.R.§1.72(b)，允许读者快速确定技术公开的性质。提交时的理解是，它不会用于解释或限制权利要求的范围或含义。此外，在上面的详细说明中，可以将各种特征组合在一起以简化本公开。这不应被解释为意图无人认领的公开特征对于任何权利要求是必不可少的。相反，发明主题可能在于少于特定公开实施例的所有特征。因此，以下权利要求在此并入具体实施方式中，每个权利要求自身作为单独的实施例。本发明的范围应参考所附权利要求以及这些权利要求所赋予的等同物的全部范围来确定。

Claims (20)

1.一种设备，包括：
主模数转换器(ADC)电路，被配置为对输入信号进行采样并产生表示所述输入信号的数字输出信号；
斜率计算电路，被配置为产生表示所述输入信号的斜率的数字斜率信号；
采样时钟信号(DPLL)电路，被配置为向所述主ADC电路提供采样时钟信号；
采样误差电路，被配置为使用所述数字斜率信号和所述采样时钟信号产生表示所述主ADC电路的采样误差的采样误差信号；和
求和电路，被配置为接收所述主ADC电路的采样误差信号和数字输出信号，并产生表示所述输入信号的调整的数字输出信号。
2.权利要求1所述的设备，其中所述采样误差电路包括：
定时误差计算电路，可操作地耦合到DPLL电路，并被配置为产生表示所述采样时钟信号中的误差的定时误差信号；和
乘法器电路，被配置为将所述数字斜率信号和定时误差信号相乘以产生采样误差信号。
3.权利要求2所述的设备，其中所述DPLL电路包括数控振荡器(DCO)电路、时间数字转换器电路(TDC)和环路滤波器电路，并且其中所述定时误差计算电路被配置为使用所述环路滤波器电路的输出来计算定时误差。
4.权利要求1所述的设备，其中所述斜率计算电路包括：
微分器电路，被配置为产生表示所述输入信号的斜率的模拟斜率信号；和
斜率ADC电路，被配置为将所述模拟斜率信号转换为数字斜率信号。
5.权利要求4所述的设备，其中所述采样误差电路包括：
定时误差计算电路，可操作地耦合到所述DPLL电路，并被配置为产生代表所述采样时钟信号中的抖动误差的定时误差信号；
乘法器电路，被配置为将所述数字斜率信号与所述定时误差信号相乘以生成采样误差信号；和
其中所述斜率ADC电路包括多个位并且增加所述斜率ADC电路的位数，增加所述采样时钟信号中的抖动误差的抑制。
6.权利要求1所述的设备，其中所述斜率计算电路被配置为计算输入信号的斜率值作为所述输入信号的第一样本与所述输入信号的第二样本之间的差值除以采样时钟周期，并生成数字斜率信号作为输入信号的斜率值的运行计算。
7.权利要求6所述的设备，其中所述斜率计算电路被配置为计算输入信号的斜率值，其频率至少是输入信号频率的两倍。
8.权利要求6所述的设备，其中所述斜率计算电路被配置为使用输入信号的三个或更多个采样点计算输入信号的斜率值。
9.一种设备，包括：
斜率计算电路，被配置为计算输入信号的斜率；
数模转换器(DAC)电路，被配置为对DAC输入信号进行采样，并从采样的DAC输入信号产生模拟输出信号；
采样时钟信号(DPLL)电路，被配置为所述DAC电路提供采样时钟信号；
采样误差电路，被配置为使用所述输入信号的斜率和所述采样时钟信号产生表示所述DAC电路的采样误差的采样误差信号；和
求和电路，被配置为接收采样误差信号和输入信号，并提供调整的输入信号作为DAC电路采样的DAC输入信号。
10.权利要求9所述的设备，其中所述采样误差电路包括：
定时误差计算电路，可操作地耦合到DPLL电路，并被配置为计算采样时钟信号中代表误差的定时误差；和
乘法器电路，被配置为将输入信号的斜率与定时误差信号相乘，以产生采样误差信号。
11.权利要求10所述的设备，其中所述DPLL电路包括数控振荡器(DCO)电路、时间数字转换器电路(TDC)和环路滤波器电路，并且其中所述定时误差计算电路被配置为使用环路滤波器电路的输出计算定时误差。
12.权利要求10所述的设备，其中所述定时误差计算电路被配置为计算采样时钟信号中代表抖动误差的定时误差。
13.权利要求9所述的设备，其中所述斜率计算电路被配置为计算输入信号的斜率值作为所述输入信号的第一样本与所述输入信号的第二样本之间的差值除以采样时钟周期，并生成输入信号的斜率值的运行计算作为数字斜率信号。
14.权利要求13所述的设备，其中所述斜率计算电路被配置为使用输入信号的三个或更多个采样点计算输入信号的斜率值。
15.权利要求13所述的设备，其中所述斜率计算电路被配置为计算输入信号的斜率值，其计算频率至少是输入信号频率的两倍。
16.一种设备，包括：
ΔΣ模数转换器(ADC)电路，包括：
包括锁存比较器电路的正向电路路径；和
反馈路径，可操作地耦合到锁存比较器电路的输出并包括数模转换器(DAC)电路，其中所述DAC电路是电流DAC电路；
采样时钟信号(DPLL)电路，被配置为DAC电路提供采样时钟信号；
定时误差计算电路，可操作地耦合到DPLL电路并配置成确定DPLL电路中的定时误差并使用定时误差生成校正因子；和
输出电路，可操作地耦合到ΔΣADC电路和定时误差计算电路，并且被配置为使用校正因子来修改ΔΣADC电路的输出。
17.权利要求16所述的设备，其中所述定时误差计算电路被配置为确定DPLL电路的频率误差并使用所确定的频率误差计算校正因子，并且其中输出电路包括乘法器电路并且被配置为将ΔΣADC电路的输出与校正因子相乘。
18.权利要求16所述的设备，其中所述DPLL电路包括数控振荡器(DCO)电路，并且使用DCO码确定DPLL电路的输出频率，其中所述定时误差计算电路被配置为确定由DCO码误差引起的定时误差并使用确定的定时误差计算校正因子，并且其中输出电路包括乘法器电路，并且被配置为将ΔΣADC电路的输出与校正因子相乘。
19.权利要求18所述的设备，其中所述DPLL电路包括环路滤波器电路并且所述DCO包括时间数字转换器电路(TDC)。
20.权利要求16所述的设备，其中所述DPLL电路包括数控振荡器(DCO)电路，时间数字转换器电路(TDC)和环路滤波器电路，其中定时误差计算电路被配置为使用环路滤波器的输出计算定时误差器电路。
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