CN109390233A - 一种沟槽式肖特基的制造方法 - Google Patents
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Abstract
本发明公开了一种沟槽式肖特基的制造方法，该方法包括如下步骤：a.在N+重掺衬底上先外延一层缓冲层；b.在所述缓冲层上依次生长n层轻掺层。本发明先外延一层掺杂浓度相对高一些的缓冲层，用于在保证器件耐压的前提下进一步的降低器件的正向导通压降，降低漂移区的电阻，再外延一层或多层掺杂浓度逐渐降低的轻掺层使各层电阻率逐渐增大，能够有效降低器件的反向漏电，实现势垒区和沟槽间的耐压优化，实现了对外延电阻率的调整，有效降低了沟槽肖特基产品的漏电和导通压降，进一步提升器件性能；衬底材料采用多层外延的方式来提升器件的性能，不需要额外的增加特殊的工艺，与现有工艺完全兼容，降低加工成本。
Description
技术领域
本发明涉及肖特基的制造工艺，尤其涉及一种沟槽式肖特基的制造方法。
背景技术
肖特基势垒二极管作为整流器件已经在电源应用领域使用了数十年。相对于PN结二极管而言，肖特基势垒二极管具有正向开启电压低和开关速度快的优点，这使其非常适合应用于开关电源以及高频场合。肖特基势垒二极管是利用金属与半导体接触形成的金属-半导体结原理制造的。沟槽式肖特基，采用沟槽结构产生耗尽层夹断导电通道的原理，其高频特性和电性性能明显优于平面肖特基。
众所周知，肖特基二极管芯片采用的硅材料通常为单层硅外延片，单层硅外延片由硅片衬底(N+)与外延层(N-)两部分组成。常规的沟槽式肖特基二极管结构如图1所示，为了有利于说明，图中各层厚度未按实际比例绘制，并且背面的金属层未画出，该沟槽式肖特基二极管结构包括硅衬底101、外延层102、间隔形成于所述外延层中的多个沟槽结构、位于所述沟槽内的栅氧化层103，嵌入所述栅氧化层内的导电多晶硅104，以及制作于上述结构表面的正面金属电极105。现有技术的缺点是N-外延层的电阻率决定了器件的漏电和导通压降，外延层的电阻率确定后想再进一步降低漏电和导通压降很困难。
发明内容
为解决上述技术问题，本发明提供一种沟槽式肖特基的制造方法。
本发明提供了一种沟槽式肖特基的制造方法，包括如下步骤：
a.在N+重掺衬底上先外延一层缓冲层；b.在所述缓冲层上依次生长n层轻掺层。
以上技术方案，优选的，所述n层轻掺层至少为一层轻掺层，至多为四层轻掺层。
以上技术方案，优选的，所述n层轻掺层由下至上采用逐步降低掺杂浓度的方式使每层的电阻率逐渐变大。
以上技术方案，优选的，所述缓冲层的电阻率为0.1～20Ω.cm，厚度为1～20um。
以上技术方案，优选的，所述轻掺层每层的电阻率分别为0.3～30Ω.cm，厚度分别为1～20um。
以上技术方案，优选的，所述步骤a、b均在温度为800～1150℃的条件下进行。
以上技术方案，优选的，通过化学气相沉积工艺外延缓冲层和生长轻掺层。
本发明具有的优点和积极效果是：本发明先外延一层掺杂浓度相对高一些的缓冲层，用于在保证器件耐压的前提下进一步的降低器件的正向导通压降，降低漂移区的电阻，再外延一层或多层掺杂浓度逐渐降低的轻掺层使各层电阻率逐渐增大，能够有效降低器件的反向漏电，实现势垒区和沟槽间的耐压优化，实现了对外延电阻率的调整，有效降低了沟槽肖特基产品的漏电和导通压降，进一步提升器件性能；衬底材料采用多层外延的方式来提升器件的性能，不需要额外的增加特殊的工艺，与现有工艺完全兼容，降低加工成本。
附图说明
图1表示现有技术中的一种沟槽式肖特基二极管结构的结构示意图
图2表示本发明实施例一制得的沟槽式肖特基的结构示意图
图3表示本发明实施例二制得的沟槽式肖特基的结构示意图
图4表示本发明实施例三制得的沟槽式肖特基的结构示意图
具体实施方式
为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，下面结合附图对本发明的实施方式做出具体说明。
本发明的沟槽式肖特基的制造方法包括如下步骤：a.在N+重掺衬底上先外延一层缓冲层；b.在缓冲层上依次生长n层轻掺层。
优选的，缓冲层的电阻率为0.1～20Ω.cm，厚度为1～20um，轻掺层每层的电阻率分别为0.3～30Ω.cm，厚度分别为1～20um。
优选的，n层轻掺层至少为一层轻掺层，至多为四层轻掺层，n层轻掺层由下至上采用逐步降低掺杂浓度的方式使每层的电阻率逐渐变大。优选的，步骤a、b均在温度为800～1150℃的条件下进行，优选的，通过化学气相沉积工艺外延缓冲层和生长轻掺层。
实施例1
步骤一：在N+重掺硅衬底上先外延一层缓冲层，N：电阻率0.1～20Ω.cm，厚度1～20um，该层外延N主要起到的是在保证器件耐压的前提下进一步的降低器件的正向导通压降，降低漂移区的电阻的目的；
步骤二：在缓冲层上外延一层轻掺层，相比上层缓冲层其掺杂浓度有所降低，N-：电阻率0.3～30Ω.cm，厚度1～20um，外延N-主要是能够有效降低器件的反向漏电，通过优化该层电阻率实现势垒区和沟槽间的耐压优化。步骤一、二均在温度为800～1150℃的条件下进行，通过化学气相沉积工艺外延缓冲层和生长轻掺层，采用上述工艺外延缓冲层和生长轻掺层均属本领域惯用手段，这里不再赘述。
现有工艺中仅有一层N-外延层，该外延层的电阻率决定了器件的漏电和导通压降，当该外延层的电阻率确定后想再进一步降低漏电和导通压降很困难，本方法在重掺硅衬底上外延了一层缓冲层来降低漂移区的电阻，降低器件的正向导通压降，而后在其上外延一层N-轻掺层来降低器件的反向漏电，使进一步降低漏电和导通压降可控。
步骤三：选定外延材料后后续加工工艺与现有工艺相同，不需要额外的增加特殊的工艺，依次进行圆片正面加工，背面加工等，具体步骤如下：
在完成外延的衬底材料的正面以化学气象沉积或者氧化的方式先制造硬掩膜层，然后通过光刻出图形，采用干法刻蚀工艺刻蚀出掩膜层，然后去胶，再通过硅刻蚀设备进行沟槽刻蚀，沟槽深度1-5um，根据器件电压决定；生长栅氧化层，然后沉积多晶硅，膜层厚度具体由设计确定；然后进行多晶刻蚀，刻蚀至晶圆表面的多晶被刻蚀完为止；完成多晶刻蚀后沉积介质层；通过光刻的方式进行孔层刻蚀；孔层刻蚀完成后进行势垒金属沉积和势垒合金，完成后安排正面金属沉积；正面金属光刻，刻蚀；常规的晶圆背面加工工艺，贴膜、减薄、腐蚀、揭膜、清洗、背面金属化。
实施例2
根据器件耐压的不同，步骤二中外延N-轻掺层的数量不局限于一层，可以是多层结构，一般采用逐步降低掺杂浓度的方式，使各外延层电阻率逐步增大，即各轻掺层由下至上掺杂浓度逐渐降低，电阻率随之逐渐增大，当然也可以针对个别层进行针对性的优化。
实施例2将实施例1步骤二中外延一层轻掺层改为外延两层轻掺层，上层轻掺层比下层轻掺层电阻率大，但各层电阻率和厚度仍在规定要求内，N-：电阻率0.3～30Ω.cm，厚度1～20um。其他步骤同实施例1。
实施例3
实施例3将实施例1步骤二中外延一层轻掺层改为外延四层轻掺层，该四层轻掺层由下至上电阻率逐渐增大，但各层电阻率和厚度仍在规定要求内，N-：电阻率0.3～30Ω.cm，厚度1～20um。其他步骤同实施例1。
本发明先外延一层掺杂浓度相对高一些的缓冲层，用于在保证器件耐压的前提下进一步的降低器件的正向导通压降，降低漂移区的电阻，再外延一层或多层掺杂浓度逐渐降低的轻掺层使各层电阻率逐渐增大，能够有效降低器件的反向漏电，实现势垒区和沟槽间的耐压优化，实现了对外延电阻率的调整，有效降低了沟槽肖特基产品的漏电和导通压降，进一步提升器件性能；衬底材料采用多层外延的方式来提升器件的性能，不需要额外的增加特殊的工艺，与现有工艺完全兼容，降低加工成本。
以上对本发明的一实施例进行了详细说明，但所述内容仅为本发明的较佳实施例，不能被认为用于限定本发明的实施范围。凡依本发明申请范围所作的均等变化与改进等，均应仍归属于本发明的专利涵盖范围之内。
Claims (7)
1.一种沟槽式肖特基的制造方法，其特征在于，包括如下步骤：
a.在N+重掺衬底上先外延一层缓冲层；
b.在所述缓冲层上依次生长n层轻掺层。
2.根据权利要求1所述的沟槽式肖特基的制造方法，其特征在于：所述n层轻掺层至少为一层轻掺层，至多为四层轻掺层。
3.根据权利要求1或2所述的沟槽式肖特基的制造方法，其特征在于：所述n层轻掺层由下至上采用逐步降低掺杂浓度的方式使每层的电阻率逐渐变大。
4.根据权利要求1所述的沟槽式肖特基的制造方法，其特征在于：所述缓冲层的电阻率为0.1～20Ω.cm，厚度为1～20um。
5.根据权利要求1或4所述的沟槽式肖特基的制造方法，其特征在于：所述轻掺层每层的电阻率分别为0.3～30Ω.cm，厚度分别为1～20um。
6.根据权利要求1所述的沟槽式肖特基的制造方法，其特征在于：所述步骤a、b均在温度为800～1150℃的条件下进行。
7.根据权利要求1所述的沟槽式肖特基的制造方法，其特征在于：通过化学气相沉积工艺外延缓冲层和生长轻掺层。
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