CN109377930A - 一种基于fpga分配图像视频信号量的方法及装置 - Google Patents

一种基于fpga分配图像视频信号量的方法及装置 Download PDF

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Abstract

本发明属于显示技术领域，公开了一种基于FPGA分配图像视频信号量的方法及装置，装置包括上层PC、FPGA平台、外部存储单元、模组；方法包括：从上层获取原始图像视频信息、获取多个时序控制器集成电路的数据量信息、接收配置信息；根据数据量信息和解析后的配置信息产生控制信息；根据控制信息产生行场时序信息；读取原始图像视频信息，根据行场时序信息分配每一行的图像视频数据；并行分发多个图像视频数据至模组的多个时序控制器集成电路。本发明既能驱动多个时序控制器集成电路数据量相等的常规屏，又能驱动各时序控制器集成电路数据量不相等的特殊屏，有着良好的兼容性。

Description

一种基于FPGA分配图像视频信号量的方法及装置
技术领域
本发明涉及显示技术领域，尤其涉及一种基于FPGA分配图像视频信号量的方法及装置。
背景技术
随着显示设备的发展，为实现更好的视觉体验，模组面板(panel)逐渐向高分辨率，高数据通道(lane)数发展，目前DP接口的模组已经支持8lane 144hz，VBYONE接口的模组可达64lane 120hz。对于高分辨率，高lane数的模组，模组端一般通过不止一个时序控制器集成电路(TCON IC)芯片来进行驱动，例如一般8lane DP接口的模组有两个TCON IC，64lane的vbyone屏有8个TCONIC。根据屏panel的特性，目前主流的应用，每个TCON IC承载的数据量是相等的。但是由于一些特殊原因和应用，目前也出现了模组panel是非对称的情况。例如对于一款分辨率为3440*1440的8lane DP屏，正常情况下每个tcon接收1720*1440分辨率的图像，驱动模组正常显示。但是当模组panel做成了左右不对称时，每个TCON IC承载的数据量就不一样了。在一个实际应用中，此模组的一个TCON IC需接收1728*1440分辨率图像，另一个TCON IC需要接收1712*1440的分辨率图像，才能将此模组正常点亮。
通常，传统的基于显卡***输出图像和视频信号的点屏，受限于显卡，大部分只支持主流分辨率的调节，不能灵活的调整输出给每个TCON IC所需的分辨率，实时性不强，***灵活性受限，不能满足这种特殊模组的需求。
发明内容
本申请实施例通过提供一种基于FPGA分配图像视频信号量的方法及装置，解决了现有技术中基于显卡***输出图像和视频信号的点屏不能灵活的调整输出给每个TCON IC所需的分辨率，实时性不强，***灵活性受限，不能满足特殊模组的需求的问题。
本申请实施例提供一种基于FPGA分配图像视频信号量的方法，包括以下步骤：
从上层获取原始图像视频信息；
从上层获取多个时序控制器集成电路的数据量信息；
从上层接收配置信息；
根据所述数据量信息和解析后的配置信息产生控制信息；
根据所述控制信息产生行场时序信息；
读取所述原始图像视频信息，根据所述行场时序信息分配每一行的图像视频数据；
并行分发多个图像视频数据至模组的多个时序控制器集成电路。
优选的，所述配置信息包括：图像总分辨率信息、图像有效分辨率信息、图像前沿时序信息、图像后沿时序信息、图像同步脉冲时序信息。
优选的，通过以太网模块接收来自上层的所述原始图像视频信息、所述数据量信息、所述配置信息，通过CPU处理器调动DDR控制器，将所述原始图像视频信息存储至外部存储单元，将所述数据量信息、所述配置信息存储至FPGA的内部存储模块中。
优选的，通过CPU处理器对所述配置信息进行解析，并将所述数据量信息和解析后的配置信息通过内部总线转换为寄存器的形式下发至图像视频信号数据量调节控制模块；
所述图像视频信号数据量调节控制模块根据所述数据量信息和解析后的配置信息产生控制信息，并将所述控制信息下发至多个视频时序发生器；
所述视频时序发生器根据所述控制信息产生行场时序信息。
优选的，CPU处理器通过内部总线与DDR控制器进行通信，每次读出所述原始图像视频信息中的一行数据，根据所述行场时序信息分配每行数据，并写入到FPGA的多个内部存储模块中。
优选的，从多个所述内部存储模块读出的图像视频数据分别传递到不同的数据通道上，然后通过图像视频信号输出模块将图像视频数据分别传递到模组的不同时序控制器集成电路上。
另一方面，本申请实施例提供一种基于FPGA分配图像视频信号量的装置，包括：上层PC、FPGA平台、外部存储单元、模组；
所述上层PC用于下发原始图像视频信息、多个时序控制器集成电路的数据量信息、配置信息；
所述FPGA平台用于获取所述原始图像视频信息、所述数据量信息、配置信息；根据所述数据量信息和解析后的配置信息产生控制信息；根据所述控制信息产生行场时序信息；读取所述原始图像视频信息，根据所述行场时序信息分配每一行的图像视频数据；并行分发多个图像视频数据至模组的多个时序控制器集成电路；
所述外部存储单元用于存储所述原始图像视频信息；
所述模组用于接收多个所述图像视频数据，并点亮面板。
优选的，所述FPGA平台包括以太网模块、CPU处理器、图像视频信号数据量调节控制模块、视频时序发生器、DDR控制器、内部存储模块、图像视频信号输出模块；
所述以太网模块与所述DDR控制器连接，所述DDR控制器分别与所述CPU处理器、多个所述内部存储模块连接，所述CPU处理器与所述图像视频信号数据量调节控制模块连接，所述图像视频信号数据量调节控制模块与多个所述视频时序发生器连接，多个所述内部存储模块和多个所述视频时序发生器分别与所述图像视频信号输出模块连接；
所述以太网模块与所述上层PC连通，所述图像视频信号输出模块与所述模组连通。
优选的，所述外部存储单元与所述FPGA平台的所述DDR控制器连接。
优选的，所述模组包括多个时序控制器集成电路、面板；
多个所述时序控制器集成电路的一端均与所述图像视频信号输出模块连接，多个所述时序控制器集成电路的另一端均与所述面板连接。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
在本申请实施例中，上层PC根据实际应用获取模组中每个时序控制器集成电路的数据量信息，上层PC通过上层软件下发数据量信息、配置信息、原始图像视频信息至FPGA平台；FPGA将原始图像视频信息存储到DDR中，FPGA中的CPU处理器对配置信息进行解析，图像视频信号数据量调节控制模块根据数据量信息和解析后的配置信息产生控制信息，多个视频时序发生器根据控制信息产生行场时序信息；DDR控制器在每次读取原始图像视频信息中的一行数据后，根据多个视频时序发生器的行场时序信息分配每一行的图像视频数据，即把一行的数据量进行重新分配到FPGA多个内部存储模块中；然后并行分发多个图像视频数据至模组的多个时序控制器集成电路，例如把第一数据量输出给第一时序控制器集成电路，把第二数据量输出给第二时序控制器集成电路，从而正常点亮此屏。本发明由上层配置，既能驱动多个时序控制器集成电路数据量相等的常规屏，又能驱动各时序控制器集成电路数据量不相等的特殊屏，有着良好的兼容性。装置采用FPGA为主要架构，由于FPGA可编程特性，相比以显卡驱动时序控制器集成电路的图像***，能应对更多特殊情况，具有灵活、功能易升级性的特点。装置的处理方式不区分图像和视频信号，可弥补有些***处理此类特殊屏图像点屏容易但视频不易处理的特性。
附图说明
为了更清楚地说明本实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一个实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种基于FPGA分配图像视频信号量的装置的框图；
图2为本发明实施例提供的一种基于FPGA分配图像视频信号量的方法应用在常规情况下时图像视频数据量和时序控制器集成电路之间的关系示意图；
图3为本发明实施例提供的一种基于FPGA分配图像视频信号量的方法应用在特殊情况下时图像视频数据量和时序控制器集成电路之间的关系示意图。
具体实施方式
为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明。
本发明提出一种基于FPGA(Field－Programmable Gate Array，现场可编程门阵列)实现给模组端TCON按需实时分配数据量的图形视频信号发生器方法及装置，它采用FPGA内嵌CPU(Central Processing Uni，中央处理器)做架构，使用多个视频时序发生器(Video timing generator)并行为每个TCON IC提供准确所需的时序信号，使用DDR(Double Data Rate，双倍速率同步动态随机存储器)和FPGA内部存储模块FIFO(FirstInput First Output，FIFO存储器)实现每个TCON IC数据的并行分发，从而满足这种特殊模组的正常点屏。
本实施例提供了一种基于FPGA分配图像视频信号量的装置，框图如图1所示，是基于PC+FPGA+模组端的结构。电脑PC中的上层软件通过以太网接口下发图片(即原始图像视频信息)，将配置信息、多个时序控制器集成电路的数据量信息等发送至FPGA，FPGA中的以太网模块UDP先接收这些数据(原始图像视频信息、数据量信息、配置信息)，通过FPGA中内嵌的CPU处理器(CPU NIOS)进行控制，调动DDR控制器，把原始图像视频信息存储到外部存储单元中，将数据量信息、配置信息存储至FPGA的内部存储模块中。
当装置开始工作时，CPU处理器一方面把PC中的上层软件传递下来的配置信息进行解析，然后通过内部总线EMIF转换为寄存器的形式下发传递给FPGA中其他逻辑模块，如框图中的图像视频信号数据量调节控制模块、两个视频时序发生器。需要说明的是，视频时序发生器可以根据模组端TCON IC要求的数据量有几种进行灵活实例化个数，不局限于图中的两个。每个视频时序发生器产生对应TCON IC所需图像的行场时序信号。而图像视频信号数据量调节控制模块则根据TCON IC所需数据量的不同，根据原始输入图像视频信号的行场时序信号产生一组控制信号，用于从外部存储单元读出原始图像视频信息后进行控制分配。
当装置开始工作时，CPU处理器另一方面通过内部总线EMIF与DDR控制器进行通信，将原始图像视频信号从外部存储单元中读出，读出图像视频时，为便于后面环节的数据量分配控制，会每次读出一整行的数据，直到一帧图像读完。
从外部存储单元读出的每一行数据，都会根据图像视频信号数据量调节控制模块输出的控制信号，分配每行的数据不同位置写入到FPGA中不同的存储模块FIFO中。图中示例为两个存储模块FIFO，也可根据实际需求灵活配置多个。
当从存储模块FIFO中读出数据后，通过FPGA内部逻辑控制，传递到DP(DisplayPort，一种高清数字显示接口标准)或VBYONE(V-BY-ONE，一种视频数据接口标准)的不同数据通道lane上，再通过DP或VBYONE图像视频信号输出模块传递到不同的时序控制器集成电路TCON IC上，最终驱动此类特殊屏正常点亮。
接下来以一个实际案例更加详细地说明此装置的工作流程。
有一块8lane 144hz 3440*1440分辨率的DP屏，此屏端有两个TCON IC，常规情况下，图像视频数据量和TCON IC间的关系如图2所示。
在特殊情况时，图像视频数据量和TCON IC间的关系可演变为如图3所示的左右不对称性，即每个TCON IC相同时间内获取的图像视频数据量是不相等的。
利用本发明提供的装置，可以既满足常规需求，在遇到类似应用时，也可以灵活应对。本发明的主要思想即把原始图像存储到DDR中，然后根据实际应用知道每个TCON IC的数据量，然后通过上层软件下发对应的配置信息，FPGA中的NIOS在解析出此配置信息后，会实时调节每个视频时序发生器，此实例中即是视频时序发生器模块从之前的1720*1440的时序，转换为1728*1440的时序信息，而视频时序发生器模块则从之前的1720*1440的时序转换为1712*1440的时序信息。而DDR控制器在每次读出一行数据即3440个像素后，会按照图像视频信号数据量调节控制模块输出的控制信号把一行的数据量进行重新分配到FPGA内部存储模块FIFO中，此实例中即把一行3440的前1728个像素存入到FIFO1中，而3340的后1712个像素存入到FIFO2中。最后通过内部逻辑的控制，把1728*1440的数据量输出给TCONIC1,而1712*1440的数据量输出给TCON IC2，从而正常点亮此屏。
本发明实施例提供的一种基于FPGA分配图像视频信号量的方法及装置至少包括如下技术效果：
(1)由上层配置，既能驱动TCON IC数据量相等的常规屏，又能驱动各TCON IC数据量不相等的特殊屏，有着良好的兼容性。
(2)装置采用FPGA为主要架构，由于FPGA可编程特性，相比以显卡驱动TCON IC的图像***，能应对更多特殊情况，具有灵活、功能易升级性的特点。
(3)装置的处理方式不区分图像和视频信号，可弥补有些***处理此类特殊屏图像点屏容易但视频不易处理的特性。
最后所应说明的是，以上具体实施方式仅用以说明本发明的技术方案而非限制，尽管参照实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (10)

1.一种基于FPGA分配图像视频信号量的方法，其特征在于，包括以下步骤：
从上层获取原始图像视频信息；
从上层获取多个时序控制器集成电路的数据量信息；
从上层接收配置信息；
根据所述数据量信息和解析后的配置信息产生控制信息；
根据所述控制信息产生行场时序信息；
读取所述原始图像视频信息，根据所述行场时序信息分配每一行的图像视频数据；
并行分发多个图像视频数据至模组的多个时序控制器集成电路。
2.根据权利要求1所述的基于FPGA分配图像视频信号量的方法，其特征在于，所述配置信息包括：图像总分辨率信息、图像有效分辨率信息、图像前沿时序信息、图像后沿时序信息、图像同步脉冲时序信息。
3.根据权利要求1所述的基于FPGA分配图像视频信号量的方法，其特征在于，通过以太网模块接收来自上层的所述原始图像视频信息、所述数据量信息、所述配置信息，通过CPU处理器调动DDR控制器，将所述原始图像视频信息存储至外部存储单元，将所述数据量信息、所述配置信息存储至FPGA的内部存储模块中。
4.根据权利要求1所述的基于FPGA分配图像视频信号量的方法，其特征在于，通过CPU处理器对所述配置信息进行解析，并将所述数据量信息和解析后的配置信息通过内部总线转换为寄存器的形式下发至图像视频信号数据量调节控制模块；
所述图像视频信号数据量调节控制模块根据所述数据量信息和解析后的配置信息产生控制信息，并将所述控制信息下发至多个视频时序发生器；
所述视频时序发生器根据所述控制信息产生行场时序信息。
5.根据权利要求1所述的基于FPGA分配图像视频信号量的方法，其特征在于，CPU处理器通过内部总线与DDR控制器进行通信，每次读出所述原始图像视频信息中的一行数据，根据所述行场时序信息分配每行数据，并写入到FPGA的多个内部存储模块中。
6.根据权利要求5所述的基于FPGA分配图像视频信号量的方法，其特征在于，从多个所述内部存储模块读出的图像视频数据分别传递到不同的数据通道上，然后通过图像视频信号输出模块将图像视频数据分别传递到模组的不同时序控制器集成电路上。
7.一种基于FPGA分配图像视频信号量的装置，其特征在于，包括：上层PC、FPGA平台、外部存储单元、模组；
所述上层PC用于下发原始图像视频信息、多个时序控制器集成电路的数据量信息、配置信息；
所述FPGA平台用于获取所述原始图像视频信息、所述数据量信息、配置信息；根据所述数据量信息和解析后的配置信息产生控制信息；根据所述控制信息产生行场时序信息；读取所述原始图像视频信息，根据所述行场时序信息分配每一行的图像视频数据；并行分发多个图像视频数据至模组的多个时序控制器集成电路；
所述外部存储单元用于存储所述原始图像视频信息；
所述模组用于接收多个所述图像视频数据，并点亮面板。
8.根据权利要求7所述的基于FPGA分配图像视频信号量的装置，其特征在于，所述FPGA平台包括以太网模块、CPU处理器、图像视频信号数据量调节控制模块、视频时序发生器、DDR控制器、内部存储模块、图像视频信号输出模块；
所述以太网模块与所述DDR控制器连接，所述DDR控制器分别与所述CPU处理器、多个所述内部存储模块连接，所述CPU处理器与所述图像视频信号数据量调节控制模块连接，所述图像视频信号数据量调节控制模块与多个所述视频时序发生器连接，多个所述内部存储模块和多个所述视频时序发生器分别与所述图像视频信号输出模块连接；
所述以太网模块与所述上层PC连通，所述图像视频信号输出模块与所述模组连通。
9.根据权利要求8所述的基于FPGA分配图像视频信号量的装置，其特征在于，所述外部存储单元与所述FPGA平台的所述DDR控制器连接。
10.根据权利要求8所述的基于FPGA分配图像视频信号量的装置，其特征在于，所述模组包括多个时序控制器集成电路、面板；
多个所述时序控制器集成电路的一端均与所述图像视频信号输出模块连接，多个所述时序控制器集成电路的另一端均与所述面板连接。
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