CN109375535A - 一种使能电路单元、时序控制***及方法 - Google Patents

Abstract

本申请提供了一种时序控制***及方法，基于来自主控设备的触发信号，通过设置使能电路中的电阻和电容的值，实现对于门阵列单元放电时序的控制，使能电路的结构简单，与成本高昂的专用时序控制芯片相比，具有更低的成本。

Description

一种使能电路单元、时序控制***及方法

技术领域

本申请涉及电控领域，尤其涉及一种使能电路单元、时序控制***及方法。

背景技术

通常，现场可编程门阵列(Field-Programmable Gate Array，FPGA)中包括多个门阵列单元。各个门阵列单元的充电和放电需要遵循预设的时序，以放电为例，时序是指在放电过程中，各个门阵列单元的放电时间的先后顺序。

现有技术中，通过专用的时序控制芯片控制充电和放电时序。但专用的时序控制芯片的价格较为昂贵。

发明内容

本申请提供了一种使能电路单元、时序控制***及方法，目的在于解决如何以较低成本实现FPGA放电的时序控制的问题。

为了实现上述目的，本申请提供了以下技术方案：

一种使能电路，包括：

多个使能电路单元；

其中，任意一个使能电路单元用于被触发后使能控制电源芯片断开供电；

所述使能电路单元中至少包括第一电阻和电容，任意一个所述使能电路单元从被触发至使能控制所述电源芯片断开供电的时长由所述第一电阻的值和所述电容的值确定；

所述多个使能电路单元中的所述第一电阻的值和所述电容的值不同，使得所述使能电路控制不同的电源芯片以预设时序断开供电。

可选的，所述使能电路单元中还包括：

第一晶体管和第二晶体管；

所述第一晶体管的控制端与所述第一电阻和所述电容相连，所述第一晶体管的第一端与上拉电源相连，所述第一晶体管的第二端接地；

所述第二晶体管的控制端与所述第一晶体管的第一端相连，所述第二晶体管的第一端与对应的电源芯片相连，所述第二晶体管的第二端接地。

可选的，在所述使能电路单元接收到触发信号，使得所述第一晶体管关断的情况下，所述第二晶体管导通，使得所述对应的电源芯片停止供电，从接收到所述触发信号至所述第一晶体管关断的时长由所述第一电阻的值和所述电容的值确定。

一种时序控制***，包括：

主控设备和前述的使能电路；

所述主控设备用于向所述使能电路中的使能电路单元输出触发信号，所述触发信号用于触发所述使能电路单元使能控制电源芯片断开供电；

其中，各个所述使能电路单元中的第一电阻的值和电容的值依据第一时序确定，所述第一时序为多个所述电源芯片断开供电的时间顺序。

可选的，所述主控设备用于向所述使能电路中的使能电路单元输出触发信号包括：

所述使能电路中的使能电路单元与所述主控设备中的供电引脚相连，并从所述供电引脚接收所述触发信号。

可选的，还包括：

多个电源芯片；

在所述多个电源芯片按照第二时序构成的电源芯片序列中，任意一个所述电源芯片的使能端与前一个所述电源芯片的供电状态引脚相连，以获取供电使能信号；其中，所述第二时序为所述多个电源芯片开始供电的时间顺序。

可选的，所述电源芯片序列中的第一个所述电源芯片的使能端连接外部触发源，以获得所述供电使能信号。

可选的，在所述主控设备不输出所述触发信号的情况下，所述使能电路单元停止使能控制所述电源芯片，所述电源芯片的使能端在获取所述供电使能信号的情况下，开始供电。

可选的，所述电源芯片用于为PFGA供电，所述主控设备与所述PFGA通过PICE3.0协议通信。

一种时序控制方法，包括：

基于来自主控设备的触发信号，使能电路向电源芯片输出断电使能信号序列，所述断电使能信号序列中包括构成预设第一时序的断电使能信号；

其中，所述断电使能信号序列用于使能多个电源芯片按照所述预设第一时序断开对FPGA中的门阵列单元的供电；所述使能电路通过不同的电阻和电容的组合，实现输出所述预设第一时序的断电使能信号。

可选的，所述多个电源芯片以第二时序构成电源芯片序列；

所述方法还包括：所述电源芯片序列中的任意一个电源芯片向后一个电源芯片发送供电使能信号，所述供电使能信号用于控制所述电源芯片向所述FPGA中的门阵列单元供电。

本申请所述的、时序控制***及方法，基于来自主控设备的触发信号，通过设置使能电路单元中的第一电阻和电容的值，实现对于门阵列单元放电时序的控制，使能电路单元的结构简单，与成本高昂的专用时序控制芯片相比，具有更低的成本。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为FPGA充电和放电的场景示意图；

图2为本申请实施例公开的使能电路单元的结构示意图；

图3为本申请实施例公开的使能电路与电源芯片、主控设备以及PFGA的连接关系的示意图；

图4为本申请实施例公开的使能电路与电源芯片、主控设备以及PFGA的又一种连接关系的示意图；

图5为本申请实施例公开的时序控制方法的流程图。

具体实施方式

图1为FPGA充电和放电的场景示意图：其中，电源芯片与PFGA中的门阵列单元相连，可以为连接的门阵列单元供电。主控设备用于与PFGA通信，以与PFGA协同完成相应的功能。

具体的，一个电源芯片可以为一个或多个门阵列单元供电(图1以一对一为例)。主控设备与PFGA之间使用PCIE 3.0协议(一种高速串行计算机扩展总线标准协议)通信。

充电是指电源芯片为相应的门阵列单元供电时，PFGA中的门阵列单元充电的状态。放电是指电源芯片停止为相应的门阵列单元供电时，PFGA中的门阵列单元放电的状态。

本申请实施例公开的使能电路以及时序控制***的作用为：使能控制电源芯片以预定的时序为相应的门阵列单元供电或停止为相应的门阵列单元供电。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例公开的使能电路，包括使能电路单元，图2所示为本申请实施例公开的使能电路单元的一种具体结构，包括：第一电阻1、电容2、第一晶体管3和第二晶体管4。

其中，第一电阻1的一端与电容2的一端相连，电容2的另一端接地，第一电阻1的另一端用于连接外部触发信号源。第一电阻1和电容2构成RC振荡电路。因为RC振荡电路包括电容2，所以，RC振荡电路具有充电和放电的功能，RC振荡电路的充电或放电速度，由第一电阻1的值和电容2的值决定。因此，第一电阻1的值和电容2的值的不同组合，能够实现不同的充电或放电速度。

第一晶体管3的控制端与第一电阻1和电容2相连。第一晶体管3中除控制端之外的两端中，第一端接上拉电源(图2中使用V表示)，第二端接地。

第二晶体管4的控制端与第一晶体管3的第一端相连，第二晶体管4中除控制端之外的两端中，第一端用于输出使能信号，第二端接地。

可选的，第一晶体管3的第一端可通过第二电阻5与上拉电源相连，第二晶体管4的第一端可连接第三电阻6。第二电阻5和第三电阻6的功能为限流。

具体的，图2中所述的晶体管可以为场效应(MOS)管或者三极管。如果晶体管为MOS管，则控制端为栅极，第一端为漏极，第二端为源极。如果晶体管为三极管，则控制端为基极，第一端为集电极，第二端为发射极。

图3所示为多个使能电路单元构成的使能电路与电源芯片、主控设备以及PFGA的连接关系的一个示例。其中，每一个电源芯片设置一个使能电路单元，任意一个使能电路单元中的第一电阻1与主控设备的供电引脚(即外部触发信号源，该引脚通常用于为外部设备供电，包括但不限于+3.3V引脚或+12V引脚)相连，用于获取触发信号。第二晶体管4的第一端与该使能电路单元使能控制的电源芯片中的使能引脚EN相连，用于向电源芯片输出使能信号。

假设电源芯片A为门阵列单元1供电，使能电路单元a使能控制电源芯片A。电源芯片B为门阵列单元2供电，使能电路单元b使能控制电源芯片B。电源芯片C为门阵列单元3供电，使能电路单元c使能控制电源芯片C。

本申请的实施例中，为了便于说明，将电源芯片为门阵列单元供电，称为电源芯片与门阵列单元对应，将使能电路单元使能控制电源芯片，称为电源芯片与使能电路单元对应。即图3中，电源芯片A、门阵列单元1及使能电路单元a对应，电源芯片B、门阵列单元2及使能电路单元b对应，电源芯片C、门阵列单元3及使能电路单元c对应。

基于图2所示的使能电路单元的结构，图3所示的***中，任意一个使能电路单元使能控制对应的电源芯片停止为相应门阵列单元供电的过程为：

主控设备关机后，主控设备中的供电引脚上的电平由高变低，则第一晶体管的控制端开始释放电量，当第一晶体管的控制端与第一晶体管的上拉电源之间的压差达到第一阈值时，第一晶体管关断。同时，主控设备中的供电引脚上的电平由高变低后，使能电路单元中的RC振荡电路开始放电，RC振荡电路的放电延缓了第一晶体管的控制端与第一晶体管的上拉电源之间的压差达到第一阈值的过程，即延缓了第一晶体管关断的时间。RC振荡电路放电的速度由第一电阻和电容的值确定。因此，可以通过设置第一电阻和电容的值，控制第一晶体管关断的时间。

第一晶体管关断后，第二晶体管的控制端的电压被拉高，因此，第二晶体管导通。第二晶体管的导通导致第二晶体管的第一端的电平被拉低，从而使得输入电源芯片的使能信号被拉低，即电源芯片的使能引脚输入低电平，因此电源芯片停止向门阵列单元供电，实现门阵列单元的放电。

基于上述一个门阵列单元的放电过程，通过使能电路单元控制FPGA中的各个门阵列单元按照第一时序放电的过程为：

预先按照第一时序设置不同的使能电路单元中的第一晶体管关断的时间，并按照各自的关断时间，设置使能控制不同电源芯片的使能电路单元中的第一电阻和电容的值。

例如，以图3为例，假设放电的时序(即第一时序)为：门阵列单元1、门阵列单元2、门阵列单元3。分别设置使能电路单元a、B和C中的第一电阻的值和电容的值，使得使能电路单元中的RC振荡电路的放电时间从短到长遵循以下顺序：使能电路单元a、使能电路单元b、使能电路单元c。

关闭主控设备，导致各个使能电路单元中的第一晶体管开始放电，基于上述对第一电阻值和电容值的设置，第一晶体管关断的顺序为：使能电路单元a、使能电路单元b、使能电路单元c，从而，第二晶体管导通的顺序为：使能电路单元a、使能电路单元b、使能电路单元c，因此，门阵列单元的放电时序为：门阵列单元1、门阵列单元2、门阵列单元3，与第一时序相同。

可见，以主控设备的供电引脚的电平为触发信号，通过设置使能电路单元中的第一电阻和电容的值，实现对于门阵列单元放电时序的控制，图2所示的使能电路单元的结构简单，与成本高昂的专用时序控制芯片相比，具有更低的成本。

并且，如图3所示，每一个电源芯片均配置了使能电路单元，所以，与使用一个专用时序控制芯片相比，一对一的结构更为灵活，便于电路板的构图和布线。

除了放电之外，还可以上述使能电路单元控制门阵列单元以第二时序充电。

具体的，如图4所示，按照充电的时序即第二时序，排列电源芯片，得到电源芯片序列，图4中，第二时序以门阵列单元1、门阵列单元2、门阵列单元3为例，因此按照电源芯片对应的门阵列单元，电源芯片序列为：电源芯片A、电源芯片B、电源芯片C。

电源芯片序列中的任意一个电源芯片的使能引脚连接前一个电源芯片的powergood(简称PG，用于以电平指示供电状态：供电时为高电平或者OD状态，OD状态下通常被外界上拉电源上拉为高电平，不供电时为低电平)引脚以及对应的使能电路单元中的第二晶体管的第一端。需要说明的是，因为电源芯片序列中的第一个电源芯片之前没有电源芯片，所以第一个电源芯片的使能引脚连接对应的使能电路单元中的第二晶体管的第一端和外部触发源，例如总电源。

需要为FPGA供电时，主控设备的供电引脚为高电平，使得各个使能电路单元的第二晶体管关断，从而导致各个电源芯片的使能引脚为OD(open drain，即高阻)状态，在OD状态下，使能引脚的电平跟随外界的电平变化，即与power good引脚的电平一致。

对于电源芯片序列中的第一个电源芯片，因为没有连接power good引脚，所以使能引脚的电平由外部触发源控制，即外部触发源提供高电平，触发电源芯片序列中的第一个电源芯片的使能引脚为高电平，第一个电源芯片开始供电。

对于电源芯片序列中除第一个电源芯片外的其它任意一个电源芯片，在前一个电源芯片开始供电时，前一个电源芯片的power good引脚变为高电平，所以，该电源芯片的使能引脚被拉高，从而开始供电。

可见，本实施例中，通过按照第二时序对电源芯片排序，将前一个电源芯片的power good引脚作为后一个电源芯片供电的触发信号，实现按照预设时序对不同的门阵列单元充电。

综上所述，图4所示电源芯片和主控设备构成FPGA时序控制***，能够实现对FPGA放电以及充电的时序控制。

需要说明的是，以上以第一时序与第二时序相同为例进行说明，但并不作为限定。因为充电和放电时序的控制原理不同，所以在第一时序与第二时序不同的情况下，只要按照第一时序设置各个使能电路单元中第一电阻和电容的值，按照第二时序设置电源芯片序列中电源芯片的排序，即可同时实现对于放电和充电的时序控制。

在以上实施例中，以主控设备的供电引脚的高电平为触发信号为例，但本申请并不限定触发信号的形式，也可以以低电平为触发信号，在此情况下，本领域技术人员能够相应修改上述控制过程，实现对于PFGA的放电和充电的时序控制。其它信号也类似，并不将高电平或低电平作为限定。

图5为本申请实施例公开的一种时序控制方法，包括以下步骤：

S501：使能电路基于来自主控设备的触发信号，向电源芯片输出断电使能信号序列。

其中，断电使能信号序列中包括构成预设第一时序的断电使能信号，进一步的，如前所述，断电使能信号序列中的任意一个断电使能信号，可以由前述使能电路单元生成，即通过不同的电阻和电容的组合，实现输出预设第一时序的断电使能信号。

因为断电使能信号序列中的断电使能信号具有第一时序，所以，能够使得FPGA中的门阵列单元以第一时序断电。

S502：以第二时序构成电源芯片序列的电源芯片中，任意一个电源芯片向后一个电源芯片发送供电使能信号。

因为电源芯片以第二时序构成电源芯片，因此，前一个电源芯片向后一个电源芯片发送供电使能信号的过程也遵循第二时序，所以，供电使能信号能够控制电源芯片以第二时序向FPGA中的门阵列单元供电，实现FPGA中的门阵列单元以第二时序上电。

在以上过程中，触发信号来自主控设备，具体的，如前所述，在主控设备断电的情况下，使能电路接收到触发信号。

以上流程适用于上述结构和连接关系，当然，也可以使用其它结构和连接关系实现上述流程，这里不再限定。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (11)

1.一种使能电路，其特征在于，包括：

多个使能电路单元；

其中，任意一个使能电路单元用于被触发后使能控制电源芯片断开供电；

所述使能电路单元中至少包括第一电阻和电容，任意一个所述使能电路单元从被触发至使能控制所述电源芯片断开供电的时长由所述第一电阻的值和所述电容的值确定；

所述多个使能电路单元中的所述第一电阻的值和所述电容的值不同，使得所述使能电路控制不同的电源芯片以预设时序断开供电。

2.根据权利要求1所述的使能电路，其特征在于，所述使能电路单元中还包括：

第一晶体管和第二晶体管；

所述第一晶体管的控制端与所述第一电阻和所述电容相连，所述第一晶体管的第一端与上拉电源相连，所述第一晶体管的第二端接地；

所述第二晶体管的控制端与所述第一晶体管的第一端相连，所述第二晶体管的第一端与对应的电源芯片相连，所述第二晶体管的第二端接地。

3.根据权利要求2所述的使能电路，其特征在于，在所述使能电路单元接收到触发信号，使得所述第一晶体管关断的情况下，所述第二晶体管导通，使得所述对应的电源芯片停止供电，从接收到所述触发信号至所述第一晶体管关断的时长由所述第一电阻的值和所述电容的值确定。

4.一种时序控制***，其特征在于，包括：

主控设备和权利要求1-3任一项所述的使能电路；

所述主控设备用于向所述使能电路中的使能电路单元输出触发信号，所述触发信号用于触发所述使能电路单元使能控制电源芯片断开供电；

其中，各个所述使能电路单元中的第一电阻的值和电容的值依据第一时序确定，所述第一时序为多个所述电源芯片断开供电的时间顺序。

5.根据权利要求4所述的***，其特征在于，所述主控设备用于向所述使能电路中的使能电路单元输出触发信号包括：

所述使能电路中的使能电路单元与所述主控设备中的供电引脚相连，并从所述供电引脚接收所述触发信号。

6.根据权利要求4所述的***，其特征在于，还包括：

多个电源芯片；

在所述多个电源芯片按照第二时序构成的电源芯片序列中，任意一个所述电源芯片的使能端与前一个所述电源芯片的供电状态引脚相连，以获取供电使能信号；其中，所述第二时序为所述多个电源芯片开始供电的时间顺序。

7.根据权利要求6所述的***，其特征在于，所述电源芯片序列中的第一个所述电源芯片的使能端连接外部触发源，以获得所述供电使能信号。

8.根据权利要求7所述的***，其特征在于，在所述主控设备不输出所述触发信号的情况下，所述使能电路单元停止使能控制所述电源芯片，所述电源芯片的使能端在获取所述供电使能信号的情况下，开始供电。

9.根据权利要求6所述的***，其特征在于，所述电源芯片用于为PFGA供电，所述主控设备与所述PFGA通过PICE3.0协议通信。

10.一种时序控制方法，其特征在于，包括：

基于来自主控设备的触发信号，使能电路向电源芯片输出断电使能信号序列，所述断电使能信号序列中包括构成预设第一时序的断电使能信号；

其中，所述断电使能信号序列用于使能多个电源芯片按照所述预设第一时序断开对FPGA中的门阵列单元的供电；所述使能电路通过不同的电阻和电容的组合，实现输出所述预设第一时序的断电使能信号。

11.根据权利要求10所述的方法，其特征在于，所述多个电源芯片以第二时序构成电源芯片序列；

所述方法还包括：所述电源芯片序列中的任意一个电源芯片向后一个电源芯片发送供电使能信号，所述供电使能信号用于控制所述电源芯片向所述FPGA中的门阵列单元供电。