CN109286369B - 一种压控振荡器、集成芯片及电子设备 - Google Patents

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Abstract

本发明涉及集成电路技术领域，特别是涉及一种压控振荡器、集成芯片及电子设备。该压控振荡器包括：电阻单元、电流镜单元、偏置单元及振荡单元。电流镜单元响应于偏置单元提供的第一偏置电压，将分别位于第一电流路径的第一节点的电压与位于第三电流路径的第三节点的电压偏置为第一偏置电压。电流镜单元还用于响应于电阻单元的阻值配置，调节流经第三电流路径的第三电流，其中，流经第一电流路径的第一电流等于第三电流。因此，通过配置电阻单元对应的阻值，便可以间接调节振荡单元的电容的充放电时间改变振荡单元的振荡周期，使改变后的振荡周期更加接近期望的振荡周期，从而提高振荡周期输出的精度。

Description

一种压控振荡器、集成芯片及电子设备
技术领域
本发明涉及集成电路技术领域，特别是涉及一种压控振荡器、集成芯片及电子设备。
背景技术
压控振荡器(voltage-controlled oscillator，VCO)指输出频率与输入控制电压有对应关系的振荡电路，其广泛用于电子设备中。压控振荡器包括LC压控振荡器、RC压控振荡器以及晶体压控振荡器。
传统技术在环形RC压控振荡器叠加一个可控源，以实现输出频率受输入控制电压的线性控制。
发明人在实现本发明的过程中，发现现有相关技术存在以下问题：由于传统RC压控振荡器的每级振荡单元受工艺的影响较大，并且每级振荡单元内的传输延时不容易估算，使得对压控振荡器的振荡周期的推算存在较大的误差。
发明内容
本发明实施例的一个目的旨在提供一种压控振荡器、集成芯片及电子设备，其解决传统技术存在着振荡周期的精度不高的技术问题。
为解决上述技术问题，本发明实施例提供以下技术方案：
在第一方面，本发明实施例提供一种压控振荡器，包括：电阻单元；电流镜单元，其通过第一电流路径与所述电阻单元连接；偏置单元，其通过第二电流路径与所述电流镜单元连接；振荡单元，其通过第三电流路径与所述电流镜单元连接；所述电流镜单元用于响应于所述偏置单元提供的第一偏置电压，将分别位于所述第一电流路径的第一节点的电压与位于所述第三电流路径的第三节点的电压偏置为所述第一偏置电压；所述电流镜单元还用于响应于所述电阻单元的阻值配置，调节流经所述第三电流路径的第三电流，以通过调节所述振荡单元的电容的充放电时间改变所述振荡单元的振荡周期，其中，流经所述第一电流路径的第一电流等于所述第三电流。
可选地，所述电流镜单元包括：电流镜电路，用于响应于外部电源的输入，输出至少三条支路电流；偏置电路，其与所述电流镜电路连接，分别将所述至少三条支路电流中一条支路电流偏置为第一电流并通过所述第一电流路径输出，将所述至少三条支路电流中另一条支路电流偏置为第二电流并通过所述第二电流路径输出，将所述至少三条支路电流中又另一条支路电流偏置为第三电流并通过所述第三电流路径输出。
可选地，所述振荡单元包括若干级环振电路，每级环振电路包括电压偏置端、电压输入端及电压输出端，每级环振电路的电压偏置端通过所述第三电流路径连接所述偏置电路，后级环振电路的电压输入端与前级环振电路的电压输出端连接，并且，首级环振电路的电压输入端与末级环振电路的电压输出端连接。
可选地，每级所述环振电路包括环振单元与电容单元，所述环振单元包括第一节点、第二节点及第三节点，所述第一节点为所述电压偏置端并通过所述第三电流路径连接所述电流镜单元，所述第二节点为所述电压输入端，所述第三节点为所述电压输出端并与所述电容单元连接，其中，所述第三节点对应的电压为所述第一偏置电压。
可选地，所述电容单元包括电容值可调的电容。
可选地，所述电流镜电路包括：第一PMOS管、第二PMOS管及第三PMOS管，所述第一PMOS管、第二PMOS管及第三PMOS管的源极皆连接至第四节点，并且所述第四节点还连接至外部电源，所述第一PMOS管、第二PMOS管及第三PMOS管的栅极皆连接至第五节点，所述第一PMOS管的漏极还连接至所述第五节点；所述偏置电路包括：第一NMOS管、第二NMOS管及第三NMOS管，所述第一NMOS管的漏极连接至所述第五节点，所述第二PMOS管的漏极、所述第一NMOS管的栅极、第二NMOS管的漏极与栅极、所述第三NMOS管的栅极皆连接至第六节点，所述第三PMOS管的漏极连接至所述第三NMOS管的漏极，所述第一NMOS管的源极与所述电阻单元连接，所述第二NMOS管的源极与所述偏置单元连接，所述第三NMOS管的源极与所述振荡单元连接；所述第一PMOS管的宽长比与所述第一NMOS管的宽长比之间的比例为第一比例值；所述第二PMOS管的宽长比与所述第二NMOS管的宽长比之间的比例为第二比例值；所述第一比例值等于所述第二比例值。
可选地，所述第一PMOS管的宽长比与所述第二NMOS管的宽长比之间的比例为第三比例值；所述第三PMOS管的宽长比与所述第三NMOS管的宽长比之间的比例为第四比例值；所述第三比例值与所述第四比例值成比例关系。
可选地，所述第一PMOS管的宽长比等于所述第二PMOS管的宽长比。
可选地，所述偏置单元包括第四NMOS管，所述第四NMOS管的栅极与漏极皆连接至所述第二NMOS管的源极，所述第四NMOS管的源极接地。
可选地，所述振荡单元包括三级环振电路；所述环振单元包括CMOS反相器，各级CMOS反相器的电压偏置端皆通过所述第三电流路径连接所述电流镜单元，后级CMOS反相器的电压输入端与前级CMOS反相器的电压输出端连接，首级CMOS反相器的电压输入端与末级CMOS反相器的电压输出端连接。
可选地，各级CMOS反相器的PMOS管为倒比管。
在第二方面，本发明实施例提供一种集成芯片，包括上述任一项的压控振荡器。
在第三方面，本发明实施例提供一种电子设备，包括上述任一项的压控振荡器。
在本发明各个实施例中，电流镜单元响应于偏置单元提供的第一偏置电压，将分别位于第一电流路径的第一节点的电压与位于第三电流路径的第三节点的电压偏置为第一偏置电压。并且，电流镜单元还用于响应于电阻单元的阻值配置，调节流经第三电流路径的第三电流，以通过调节振荡单元的电容的充放电时间改变振荡单元的振荡周期，其中，流经第一电流路径的第一电流等于第三电流。因此，通过配置电阻单元对应的阻值，便可以间接调节振荡单元的电容的充放电时间改变振荡单元的振荡周期，使改变后的振荡周期更加接近期望的振荡周期，从而提高振荡周期输出的精度。并且，电流镜单元能够限制输入振荡单元的电流，以此来低消振荡单元中的其它参数的作用，并减小温度带来的影响和功耗更低。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1是本发明实施例提供一种压控振荡器的电路原理框图；
图2是本发明另一实施例提供一种压控振荡器的电路原理框图；
图3是图2中环振电路的电路原理框图；
图4是本发明实施例提供一种压控振荡器的电路结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
本发明实施例提供的压控振荡器可以用于锁相环电路(Phase Locked Loop,PLL)、时钟数据恢复电路(Clock and Data Recovery,CDR)等等。
本发明实施例提供的压控振荡器可以为环形RC压控振荡器，亦可以为LC压控振荡器。
请参阅图1，图1是本发明实施例提供一种压控振荡器的电路原理框图。如图1所示，该压控振荡器10包括电阻单元11、电流镜单元12、偏置单元13以及振荡单元14。电流镜单元12通过第一电流路径12A与电阻单元11连接，偏置单元13通过第二电流路径12B与电流镜单元12连接，振荡单元14通过第三电流路径12C与电流镜单元12连接。
偏置单元13能够为电流镜单元12提供第一偏置电压V1，于是，电流镜单元12响应于该第一偏置电压V1，将分别位于第一电流路径12A的第一节点10A的电压与位于第三电流路径12C的第三节点10C的电压偏置为第一偏置电压V1，其中，位于第二电流路径12B的第二节点10B的电压为第一偏置电压V1。
进一步的，电流镜单元12还可以将流经第一电流路径12A的第一电流I1与流经第三电流路径12C的第三电流I3镜像为互相相等，亦即，电流I1＝I3。
其中，第一电流I1可以跟随电阻单元11的阻值的改变而改变，因此，当第一节点10A的电压与第三节点10C的电压相等时，可以通过改变电阻单元11的阻值以调节第三电流I3的大小。然而，该第三电流I3是为振荡单元14的电容进行充电的，振荡单元14的电容能够延迟振荡信号的振荡周期。因此，通过调节第三电流I3的大小便可以改变振荡单元14的振荡周期。
再进一步的，电流镜单元12还响应于电阻单元11的阻值配置，调节流经第三电流路径12C的第三电流I3，以通过调节振荡单元14的电容的充放电时间改变振荡单元14的振荡周期。
在一些实施例中，电阻单元11可以为阻值可调的电阻，因此，通过调节电阻单元11的阻值，便可以调节第一电流I1，以使电流镜单元12复制第一电流I1到第三电流路径12C，亦即，第三电流I3等于第一电流I1。
本领域技术人员可以根据本发明实施例所训导的内容，选择合适的分立元件设计偏置单元13，并使偏置单元13输出第一偏置电压V1，在一些实施例中，第一偏置电压V1可以是不受温度影响的电压。进一步的，本领域技术人员还可以选择合适的分立元件设计电流镜单元12，使电流镜单元12响应于第一偏置电压V1，将第一节点10A与第三节点10C的电压皆偏置为第一偏置电压V1。
因此，通过配置电阻单元11对应的阻值，便可以间接调节振荡单元14的电容的充放电时间改变振荡单元的振荡周期，使改变后的振荡周期更加接近期望的振荡周期，从而提高振荡周期输出的精度。并且，电流镜单元12能够限制输入振荡单元的电流，以此来低消振荡单元14中的其它参数的作用，并减小温度带来的影响和功耗更低。
在一些实施例中，如图2所示，电流镜单元12包括：电流镜电路121与偏置电路122，偏置电路122与电流镜电路121连接。
电流镜电路121响应于外部电源123的输入，输出出至少三条支路电流。偏置电路122分别将至少三条支路电流中一条支路电流偏置为第一电流I1并通过第一电流路径12A输出，将至少三条支路电流12B中另一条支路电流偏置为第二电流I2并通过第二电流路径12B输出，将至少三条支路电流中又另一条支路电流偏置为第三电流I3并通过第三电流路径12C输出。
偏置电路122能够提高第一电流I1、第二电流I2及第三电流I3的输出可靠性，减小温度对第一电流I1、第二电流I2及第三电流I3的影响，因而使电流镜单元12包括：电流镜电路121与偏置电路122，偏置电路122与电流镜电路121具有低温漂特性。并且，电流镜电路121还能够限制输入振荡单元14的电流，因而功耗更低。
如图2所示，该振荡单元14包括若干级环振电路，每级环振电路包括电压偏置端、电压输入端及电压输出端，每级环振电路的电压偏置端通过第三电流路径12C连接偏置电路122。后级环振电路的电压输入端与前级环振电路的电压输出端连接，并且，首级环振电路的电压输入端与末级环振电路的电压输出端连接。
可以理解的是：此处的后级环振电路与前级环振电路是相对来说，前级环振电路相对于位于其前方的环振电路来说，该前级环振电路为后级环振电路。后级环振电路相对于位于其后方的环振电路来说，该后级环振电路为前级环振电路。再进一步的，首级环振电路是位于由多级环振电路组成的振荡单元14的首端，末级环振电路是位于由多级环振电路组成的振荡单元14的末端。例如：请参阅图2，环振电路142相对于环振电路143而言，环振电路142是前级环振电路，环振电路143是后级环振电路。同理，环振电路143相对于环振电路144而言，环振电路143是前级环振电路，环振电路144是后级环振电路。此处，环振电路141是首级环振电路，环振电路14N是末级环振电路。
在本发明实施例中，通过设置多级环振电路，其能够有效地输出期望的低频振荡信号。
在一些实施例中，如图3所示，每级环振电路包括环振单元1411与电容单元1412，环振单元1411包括第一节点31a、第二节点31b及第三节点31c，第一节点31a为电压偏置端并通过第三电流路径12C连接偏置电路122，第二节点31b为电压输入端，第三节点31c为电压输出端并与电容单元1412连接，其中，第三节点31c对应的电压为第一偏置电压V1。
在一些实施例中，电容单元1412包括电容值可调的电容，因此，可以通过配置电阻单元11对应的阻值与电容单元1412的电容，便可以间接调节振荡单元14的电容的充放电时间改变振荡单元的振荡周期，使改变后的振荡周期更加接近期望的振荡周期，从而提高振荡周期输出的精度。
为了详细阐述上述各个实施例所示的压控振荡器，下面结合附图4详细阐述，如图4所示，本发明实施例的电流镜电路121包括：第一PMOS管PQ1、第二PMOS管PQ2及第三PMOS管PQ3，第一PMOS管PQ1、第二PMOS管PQ2及第三PMOS管PQ3的源极皆连接至第四节点41，并且第四节点41还连接至外部电源AVCC，第一PMOS管PQ1、第二PMOS管PQ2及第三PMOS管PQ3的栅极皆连接至第五节点42，第一PMOS管PQ1的漏极还连接至第五节点42。
如图4所示，该偏置电路122包括：第一NMOS管NQ1、第二NMOS管NQ2及第三NMOS管NQ3，第一NMOS管NQ1的漏极连接至第五节点42，第二PMOS管PQ2的漏极、第一NMOS管NQ1的栅极、第二NMOS管NQ2的漏极与栅极、第三NMOS管NQ3的栅极皆连接至第六节点43，第三PMOS管PQ3的漏极连接至第三NMOS管NQ3的漏极，第一NMOS管NQ1的源极与电阻单元11连接，第二NMOS管NQ2的源极与偏置单元13连接，第三NMOS管NQ3的源极与振荡单元14连接。
如图4所示，偏置单元13包括第四NMOS管NQ4，第四NMOS管NQ4的栅极与漏极皆连接至第二NMOS管NQ2的源极，第四NMOS管NQ4的源极接地。
如图4所示，该压控振荡器还包括第五NMOS管NQ5，第五NMOS管NQ5的栅极用于输入外部使能信号，第五NMOS管NQ5的漏极连接至第六节点43，第五NMOS管NQ5的源极接地。
如图4所示，该振荡单元14包括三级环振电路，每级环振电路中的环振单元1411皆包括CMOS反相器51，各级CMOS反相器51的电压偏置端皆通过第三电流路径12C连接电流镜单元，后级CMOS反相器的电压输入端与前级CMOS反相器的电压输出端连接，首级CMOS反相器的电压输入端与末级CMOS反相器的电压输出端连接。
在本实施例中，第一PMOS管PQ1的宽长比与第一NMOS管NQ1的宽长比之间的比例为第一比例值，第二PMOS管PQ2的宽长比与第二NMOS管NQ2的宽长比之间的比例为第二比例值，第一比例值等于第二比例值。因此，第一NMOS管NQ1与第二NMOS管NQ2的源极电压相等。
在一些实施例中，第一PMOS管PQ1的宽长比等于第二PMOS管PQ2的宽长比，第一NMOS管NQ1的宽长比等于第二NMOS管NQ2的宽长比。
由于第四NMOS管NQ4采用二极管接法，第一NMOS管NQ1与第二NMOS管NQ2的源极电压接近第四NMOS管NQ4的漏源压降Vth。
当电阻单元11的电阻值为R时，显然，流经第一电流路径12A的第一电流I1为：
I1＝Vth/R
在一些实施例中，第一PMOS管的宽长比与第二NMOS管的宽长比之间的比例为第三比例值，第三PMOS管的宽长比与第三NMOS管的宽长比之间的比例为第四比例值，第三比例值与第四比例值成比例关系。因此，第二NMOS管的源极电压与第三NMOS管的源极电压相等。
如图4所示，在振荡单元14中，每级CMOS反相器的电压输出端的电压V0等于第二NMOS管NQ2的源极电压。
以下是推导每级环振电路的电容单元1412从0到V0时需要的电容充电时间的过程：
对电容单元1412进行充电时：
Q＝CU＝It
其中：U＝V0，C为每级环振电路的电容单元1412的电容值，I为流经每级环振电路的电容单元1412的电流，I＝I1，t为每级环振电路的电容单元1412的充电时间，Q为每级环振电路的电容单元1412在充电时的电荷量。
由于：I＝I1＝V0/R＝Vth/R
从而由以上各式联立得：
t＝RC
由于每级环振电路的电容单元1412的充电时间等于放电时间，因此，该环振电路的周期为T＝2RC。
由上述可知，从推广导过程中可以看出该压控振荡器10只与电阻单元11的电阻值、电容单元1412的电容值的大小有关，而与其它的设计参数没有关系，因此，通过调节电阻单元11的电阻值或电容单元1412的电容值可以使压控振荡器10输出高精度的振荡周期的振荡信号。
由上述可知，由于每级环振电路的电容单元1412的电容可以调节，使得该压控振荡器中各个分立元件的寄生电容可以忽略不计，方便计算。
由上述可知，由于该压控振荡器中的电流最大值受电流镜单元的控制，使得振荡单元14的电流不会有很大变化，因而可以有更低的功耗。
在一些实施例中，为了进一步降低压控振荡器的功耗，可以将外部电源AVCC的电压设置为1.5V，以减小输出电平上下翻转时，CMOS反相器的上下开关管的同时导通时间。
在一些实施例中，由于各级环振电路的输出电压的摆幅小于电压V0，可以将各级CMOS反相器的PMOS管为倒比管，有助于电平由高翻转至低电平时，CMOS反相器的上下开关管同时导通时，减小PMOS管对电容单元1412的充电，加快电容单元1412的放电时间，并减小了整个环路的功耗。
另外，在压控振荡器10开始振荡时，环振电路的总电流受到电流镜单元12的限制，所以第三NMOS管的源极电压可以稳定在一个很小范围内(大概1mv级，视工艺)，整个压控振荡器10的电流也会限制在一个很小的范围内，因此这个压控振荡器10的功耗低。
作为本发明实施例的另一方面，本发明实施例提供一种集成芯片，该集成芯片包括压控振荡器，该压控振荡器为上述各个实施例所述的压控振荡器(如图1至图4所示的)。
在本实施例中，通过配置电阻单元对应的阻值，便可以间接调节振荡单元的电容的充放电时间改变振荡单元的振荡周期，使改变后的振荡周期更加接近期望的振荡周期，从而提高振荡周期输出的精度。并且，电流镜单元能够限制输入振荡单元的电流，以此来低消振荡单元中的其它参数的作用，并减小温度带来的影响和功耗更低。
作为本发明实施例的另一方面，本发明实施例提供一种电子设备，该电子设备包括压控振荡器，该压控振荡器为上述各个实施例所述的压控振荡器(如图1至图4所示的)。
在本实施例中，通过配置电阻单元对应的阻值，便可以间接调节振荡单元的电容的充放电时间改变振荡单元的振荡周期，使改变后的振荡周期更加接近期望的振荡周期，从而提高振荡周期输出的精度。并且，电流镜单元能够限制输入振荡单元的电流，以此来低消振荡单元中的其它参数的作用，并减小温度带来的影响和功耗更低。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；在本发明的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本发明的不同方面的许多其它变化，为了简明，它们没有在细节中提供；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (11)

1.一种压控振荡器，其特征在于，包括：
电阻单元；
电流镜单元，其通过第一电流路径与所述电阻单元连接；所述电流镜单元包括电流镜电路和偏置电路；其中，所述电流镜电路用于响应与外部电源的输入，输出至少三条支路电流，所述电流镜电路包括：第一PMOS管、第二PMOS管及第三PMOS管，所述第一PMOS管、第二PMOS管及第三PMOS管的源极皆连接至第四节点，并且所述第四节点还连接至外部电源，所述第一PMOS管、第二PMOS管及第三PMOS管的栅极皆连接至第五节点，所述第一PMOS管的漏极还连接至所述第五节点；
所述偏置电路与所述电流镜电路连接，分别将所述至少三条支路电流中一条支路电流偏置为第一电流并通过所述第一电流路径输出，将所述至少三条支路电流中另一条支路电流偏置为第二电流并通过第二电流路径输出，将所述至少三条支路电流中又另一条支路电流偏置为第三电流并通过第三电流路径输出，所述偏置电路包括：第一NMOS管、第二NMOS管及第三NMOS管，所述第一NMOS管的漏极连接至所述第五节点，所述第二PMOS管的漏极、所述第一NMOS管的栅极、第二NMOS管的漏极与栅极、所述第三NMOS管的栅极皆连接至第六节点，所述第三PMOS管的漏极连接至所述第三NMOS管的漏极，所述第一NMOS管的源极与所述电阻单元连接，所述第二NMOS管的源极与偏置单元连接，所述第三NMOS管的源极与振荡单元连接；
所述第一PMOS管的宽长比与所述第一NMOS管的宽长比之间的比例为第一比例值，所述第二PMOS管的宽长比与所述第二NMOS管的宽长比之间的比例为第二比例值，所述第一比例值等于所述第二比例值；
偏置单元，其通过所述第二电流路径与所述电流镜单元连接；
振荡单元，其通过所述第三电流路径与所述电流镜单元连接；
所述电流镜单元用于响应于所述偏置单元提供的第一偏置电压，将分别位于所述第一电流路径的第一节点的电压与位于所述第三电流路径的第三节点的电压偏置为所述第一偏置电压；
所述电流镜单元还用于响应于所述电阻单元的阻值配置，调节流经所述第三电流路径的第三电流，以通过调节所述振荡单元的电容的充放电时间改变所述振荡单元的振荡周期，其中，流经所述第一电流路径的第一电流等于所述第三电流。
2.根据权利要求1所述的压控振荡器，其特征在于，所述振荡单元包括若干级环振电路，每级环振电路包括电压偏置端、电压输入端及电压输出端，每级环振电路的电压偏置端通过所述第三电流路径连接所述偏置电路，后级环振电路的电压输入端与前级环振电路的电压输出端连接，并且，首级环振电路的电压输入端与末级环振电路的电压输出端连接。
3.根据权利要求2所述的压控振荡器，其特征在于，每级所述环振电路包括环振单元与电容单元，所述环振单元包括第一节点、第二节点及第三节点，所述第一节点为所述电压偏置端并通过所述第三电流路径连接所述电流镜单元，所述第二节点为所述电压输入端，所述第三节点为所述电压输出端并与所述电容单元连接，其中，所述第三节点对应的电压为所述第一偏置电压。
4.根据权利要求3所述的压控振荡器，其特征在于，所述电容单元包括电容值可调的电容。
5.根据权利要求1所述的压控振荡器，其特征在于，
所述第一PMOS管的宽长比与所述第二NMOS管的宽长比之间的比例为第三比例值；
所述第三PMOS管的宽长比与所述第三NMOS管的宽长比之间的比例为第四比例值；
所述第三比例值与所述第四比例值成比例关系。
6.根据权利要求1所述的压控振荡器，其特征在于，所述第一PMOS管的宽长比等于所述第二PMOS管的宽长比。
7.根据权利要求1所述的压控振荡器，其特征在于，所述偏置单元包括第四NMOS管，所述第四NMOS管的栅极与漏极皆连接至所述第二NMOS管的源极，所述第四NMOS管的源极接地。
8.根据权利要求3所述的压控振荡器，其特征在于，
所述振荡单元包括三级环振电路；
所述环振单元包括CMOS反相器，各级CMOS反相器的电压偏置端皆通过所述第三电流路径连接所述电流镜单元，后级CMOS反相器的电压输入端与前级CMOS反相器的电压输出端连接，首级CMOS反相器的电压输入端与末级CMOS反相器的电压输出端连接。
9.根据权利要求8所述的压控振荡器，其特征在于，各级CMOS反相器的PMOS管为倒比管。
10.一种集成芯片，其特征在于，包括如权利要求1至9中任意一项权利要求所述的压控振荡器。
11.一种电子设备，其特征在于，包括如权利要求1至9中任意一项权利要求所述的压控振荡器。
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