CN109256421A - 一种高厄利电压的双极器件及其制作方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title abstract description 3
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims abstract description 32
- 239000002184 metal Substances 0.000 claims abstract description 24
- 229910052751 metal Inorganic materials 0.000 claims abstract description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 20
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 19
- 229910052681 coesite Inorganic materials 0.000 claims abstract description 18
- 229910052906 cristobalite Inorganic materials 0.000 claims abstract description 18
- 238000000407 epitaxy Methods 0.000 claims abstract description 18
- 229910052682 stishovite Inorganic materials 0.000 claims abstract description 18
- 229910052905 tridymite Inorganic materials 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims description 19
- 238000009792 diffusion process Methods 0.000 claims description 12
- 238000001259 photo etching Methods 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 230000015556 catabolic process Effects 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 230000003321 amplification Effects 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 2
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000000605 extraction Methods 0.000 claims description 2
- 238000002161 passivation Methods 0.000 claims description 2
- 239000002210 silicon-based material Substances 0.000 claims description 2
- 238000001465 metallisation Methods 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 12
- 230000003503 early effect Effects 0.000 abstract description 10
- 230000008859 change Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000005611 electricity Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000010349 pulsation Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000009429 distress Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000024241 parasitism Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
本发明公开了一种高厄利电压的双极器件及其制作方法，所述双极器件包括3个金属连线和衬底；衬底上方依次设置N埋层、第一外延层、第二外延层和SiO2层；3个金属连线分别穿过SiO2层上设置的引出孔后，分别连接集电区的引出区、发射区和P型基区；集电区的引出区和P型基区位于第二外延层内部，发射区位于P型基区内部；双极器件两侧边均设置P型隔离区。所述方法主要改进在于包括对衬底进行第一次外延工艺，形成第一外延层；在第一外延层上进行第二次外延工艺，形成第二外延层；通过双外延层的设计，能够有效增大厄利电压，降低厄利效应，提高集成电路的精度；同时，寄生的PMOS管阈值电压增高，电路的金属布线更加方便，工作电压范围扩大。
Description
技术领域
本发明属于半导体器件性能改进领域，涉及一种高厄利电压的双极器件及其制作方法。
背景技术
NPN晶体管是双极集成电路中经常使用的一种晶体管结构，传统双极集成电路生产中，在P型衬底上淀积期望电阻率和厚度的N型外延层，采用离子注入或扩散工艺形成P型杂质掺杂的基区，在基区和外延层上再采用离子注入或扩散工艺形成N型杂质掺杂的发射区和集电区的引出区，即在N型外延层上进行选择性的P型杂质掺杂形成基区，再在P型基区进行选择性的N型杂质掺杂形成发射区，同时在外延层进行选择性的N型杂质掺杂形成集电区的引出区，通过引线最终实现NPN晶体管结构，在晶体管的表面会覆盖一层二氧化硅层，作为金属引线与NPN晶体管掺杂区之间的绝缘层，以避免晶体管不同掺杂区之间通过金属连线产生短路。该NPN晶体管形成于外延层中，基区宽度由P型杂质的扩散结深与N型杂质的扩散结深差决定，故传统NPN晶体管属于一种纵向器件。
传统NPN晶体管其厄利电压低，厄利效应显著，在需求较高的集成电路中影响电路的精度，如用于基准源时，由于厄利效应的影响，基准源的输出波动幅度增加。对于工作电压较高的NPN晶体管电路，由于外延层表面杂质浓度较低，寄生PMOS阈值电压较低，影响电路的金属布线及工作电压的下限。
发明内容
本发明的目的在于克服上述现有技术的缺点，提供一种高厄利电压的双极器件及其制作方法。
为达到上述目的，本发明采用以下技术方案予以实现：
一种高厄利电压的双极器件，包括3个金属连线和衬底；衬底上方依次设置N埋层、第一外延层、第二外延层和SiO2层；3个金属连线分别穿过SiO2层上设置的引出孔后，分别连接集电区的引出区、发射区和P型基区；集电区的引出区和P型基区位于第二外延层内部，发射区位于P型基区内部；双极器件两侧边均设置P型隔离区。
本发明进一步的改进在于：
第一外延层和第二外延层的杂质浓度均由式(1)确定：
其中，NC为外延层杂质浓度，BVCBO为集电区的引出区与P型基区之间的击穿电压，BVCEO为集电区与发射区之间的击穿电压，β为放大倍数。
第一外延层的厚度由式(2)确定：
W＞Xm＝(2ε0εsBVCBO/qNC)1/2 (2)
其中，W为第一外延层的厚度，X m为空间电荷区宽度，ε0为真空介电常数，εs为硅材料的介电常数，q为电子电量。
第二外延层的厚度为2～4μm。
第一外延层和第二外延层均为N型外延层。
集电区的引出区的结深为P型基区的1/2。
衬底为硅片。
一种高厄利电压的双极器件的制作方法，包括以下步骤：
步骤1：对衬底进行氧化，在衬底表面形成氧化层，通过光刻、离子注入和扩散工艺，在衬底上形成N埋区域和P埋区域；
步骤2：对衬底进行第一次外延工艺，形成第一外延层；
步骤3：在第一外延层上进行第二次外延工艺，形成第二外延层；
步骤4：对第一外延层、第二外延层和衬底进行PN结隔离，形成P型隔离区，在形成的P型隔离区之间的第二外延层上进行氧化、基区光刻、离子注入和扩散工艺，形成P型基区；
步骤5：在第二外延层和P型基区内分别进行光刻、离子注入和扩散工艺，分别形成集电区的引出区和发射区；
步骤6：在第二外延层上氧化形成SiO2层，对SiO2层进行孔刻蚀，在与集电区的引出区、发射区和P型基区的接触部位形成引出孔；然后对整个双极器件进行金属化、合金和钝化工艺。
与现有技术相比，本发明具有以下有益效果：
本发明通过设置第一外延层和第二外延层；其中，第一外延层电阻率高且厚度厚，根据产品的工作电压确定第一外延层的厚度及杂质浓度，通过杂质浓度进而确定电阻率；第二外延层电阻率低且厚度薄，根据产品的基区结深确定第二外延层的厚度。通过双外延层的设计，纵向NPN晶体管结构能够有效增大厄利电压，降低厄利效应，同时提高阈值电压。对于50V高精度高压双极集成电路，分别采用传统的NPN晶体管和本发明的双层外延结构的NPN晶体管，测试对比结果如表1所示，有效的解决了传统的NPN晶体管厄利电压低，从而导致的在需求较高的集成电路中影响电路的精度的问题，如用于基准源时，由于厄利效应的影响，基准源的输出波动幅度增加；同时，解决了传统的NPN晶体管由于外延层表面的杂质浓度较低，寄生PMOS管阈值电压较低，影响电路的金属布线及工作电压的下限的问题。
表1不同结构NPN管的参数比较
本发明通过两次外延工艺，形成厚度和电阻率均不同的两层外延层，通过这种方法得到的纵向NPN晶体管，厄利电压得到了有效的提高，降低了厄利效应；同时，这种方法由于增加了外延层表面的杂质浓度，从而使寄生的PMOS管阈值电压增高，使电路的金属布线更加方便，同时，工作电压的范围也得到了扩大，满足使用需求。
附图说明
图1为本发明的厄利效应与厄利电压示意图；
图2为纵向NPN晶体管俯视示意图；
图3为寄生PMOS管俯视示意图；
图4为现有的纵向NPN晶体管纵向剖面结构示意图；
图5为本发明的NPN晶体管纵向剖面结构示意图；
图6为现有的寄生PMOS管纵向剖面结构示意图；
图7为本发明的寄生PMOS管纵向剖面结构示意图。
其中：1-N埋层；2-集电区的引出区；3-发射区；4-P型基区；5-金属连线；6-衬底；7-第一外延层；8-第二外延层；9-SiO2层；10-P型隔离区。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、***、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
下面结合附图对本发明做进一步详细描述：
参见图1，NPN晶体管的厄利效应为：双极晶体管的集电极－发射极电压改变时，基极与集电极之间的耗尽宽度也随之变化，导致基区宽度变化，引起NPN晶体管Ic随Vce变化而增大。此变化称为厄利效应。将集电极电流往左方延伸，与VCE轴相交得到的交点VA称为厄利电压。
空间电荷区与基区、集电区浓度的关系为：
W∝((NB+NC)*Vbi/NBNC)1/2
其中W为集电区与基区间的空间电荷区宽度，NB和NC分别为基区和集电区的载流子浓度，Vbi为基区与集电区间的PN结自建电势。
降低集电区的载流子浓度，使其载流子浓度远小于基区载流子浓度，基区与集电区结的耗尽区宽度基本上在集电区内，减小外加电压变化对基区宽度变化的影响，从而提高厄利电压。
在保证有较高击穿电压的情况下，为了增大厄利电压，降低厄利效应，需要降低集电区的载流子浓度，需要增大外延层的电阻率。
随着外延层电阻率的增大，寄生的PNP晶体管的场阈值电压会降低，影响集成电路可靠性。对于场阈值电压VT，它与外延层的掺杂浓度Nepi成正比，如下式所示：
VT∝(Nepi)1/2
在集成电路制造工艺中，NPN晶体管集电区工艺在外延层中，外延层的掺杂浓度为集电区的载流子浓度，即Nepi＝Nc。外延层表面浓度越高，寄生的PMOS管场阈值电压越大。针对NPN晶体管厄利电压及阈值电压的影响机理，我们提供了一种两步外延工艺结构的新型纵向NPN晶体管。
参见图2和5，本发明高厄利电压的双极器件，包括3个金属连线5和衬底6；衬底6上方依次设置N埋层1、第一外延层7、第二外延层8和SiO2层9；3个金属连线5分别穿过SiO2层9上设置的引出孔后，分别连接集电区的引出区2、发射区3和P型基区4；集电区的引出区2和P型基区4位于第二外延层8内部，发射区3位于P型基区4内部；双极器件两侧边均设置P型隔离区10。
其中，衬底6为硅片，采用P<111>，电阻率为8～13Ω.cm；第一外延层7为高阻厚外延层，根据产品的工作电压确定外延层厚度及电阻率；按照突变结近似考虑，由式(1)计算得到第一外延层7的外延层杂质浓度：
其中，BVCBO为集电区2与P型基区4之间击穿电压，BVCEO为集电区2与发射区3之间的击穿电压，β为放大倍数，NC为外延层杂质浓度，n一般取2～4；通过NC-ρC曲线查得电阻率的大小。
第一外延层7的厚度根据空间电荷区公式计算，如式(2)所示：
W＞Xm＝(2ε0εsBVCBO/qNC)1/2 (2)
其中，W为第一外延层7的厚度，Xm为空间电荷区宽度，ε0为真空介电常数，εs为材料的介电常数，q为电子电量。
第二外延层8为低阻薄外延层，根据产品设计的基区结深确定第二外延层8厚度，采用发射区3的结深为P型基区4的1/2设计，第二外延层8的厚度一般在2～4μm；第二外延层8的杂质浓度通过式计算，通过NC-ρC曲线查得电阻率的大小。
参见图4，现有的纵向NPN晶体管包括3个金属连线5和衬底6；衬底6上方依次设置N埋1、第一外延层7和SiO2层9；3个金属连线5分别穿过SiO2层9上设置的引出孔后，分别连接集电区的引出区2、发射区3和P型基区4；集电区的引出区2和P型基区4位于第一外延层7内部，发射区3位于P型基区4内部；双极器件两侧边均设置P型隔离区10。
参见图3和图7，本发明的寄生PMOS管，包括金属连线5和衬底6；衬底6上方依次设置N埋1、第一外延层7、第二外延层8和SiO2层9；第二外延层8内设置2个P型基区4；金属连线5位于SiO2层9上方，且金属连线5将与2个P型基区4相接触的SiO2层9的2部分连接在一起；寄生PMOS管的两侧边均设置P型隔离区10。
参见图6，现有的寄生PMOS管，包括金属连线5和衬底6；衬底6上方依次设置N埋1、第一外延层7和SiO2层9；第一外延层7上部设置2个P型基区4；金属连线5位于SiO2层9上方，且金属连线5将与2个P型基区4相接触的SiO2层9的两部分连接在一起；寄生PMOS管的两侧边均设置P型隔离区10。
本发明高厄利电压的双极器件的制作方法，包括以下步骤：
步骤1：对衬底6进行氧化，在衬底6表面形成氧化层，通过光刻、离子注入和扩散工艺，在衬底6上形成N埋区域和P埋区域；
步骤2：对衬底6进行第一次外延工艺，形成第一外延层7；
步骤3：在第一外延层7上进行第二次外延工艺，形成第二外延层8；
步骤4：对第一外延层7、第二外延层8和衬底进行PN结隔离，形成P型隔离区10，在形成的P型隔离区10内的第二外延层8上进行氧化、基区光刻、离子注入和扩散工艺，形成P型基区4；
步骤5：在第二外延层8和P型基区4内分别进行光刻、离子注入和扩散工艺，分别形成集电区的引出区2和发射区3；
步骤6：在第二外延层8上氧化形成SiO2层9，对SiO2层9进行孔刻蚀，在与集电区的引出区2、发射区3和P型基区4的接触部位形成引出孔；然后对整个双极器件进行金属化、合金和钝化工艺，得到如图5所示的高厄利电压的双极器件。
实施例1
采用本发明的新型纵向NPN晶体管，应用OP77双极集成电路，采用的双层外延结果如下：
1)第一外延层工艺设计为：厚度15μm，电阻率为6.0Ω·cm；
2)第二外延层工艺设计为：厚度2μm，电阻率为3.2Ω·cm。
本结构使用效果：
产品的电压增益由130db增加到135db，满足使用的要求。
实施例2
对于50V高精度高压双极集成电路，传统的外延工艺条件为：厚度13μm，电阻率4Ω·cm；采用双层外延工艺，第一层外延工艺设计为：厚度15μm，6Ω·cm；第二层外延工艺设计为：厚度2μm，电阻率3.2Ω·cm；
NPN管的版图结构为：基区26μm×26μm，发射区10μm×10μm。
寄生PMOS金属下介质结构为：600nm的SiO2及100nm的Si3N4。
厄利电压测试条件：Ic 0.5mA，对比测试结果参见表1。
以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。
Claims (8)
1.一种高厄利电压的双极器件，其特征在于，包括3个金属连线(5)和衬底(6)；衬底(6)上方依次设置N埋层(1)、第一外延层(7)、第二外延层(8)和SiO2层(9)；3个金属连线(5)分别穿过SiO2层(9)上设置的引出孔后，分别连接集电区的引出区(2)、发射区(3)和P型基区(4)；集电区的引出区(2)和P型基区(4)位于第二外延层(8)内部，发射区(3)位于P型基区(4)内部；双极器件两侧边均设置P型隔离区(10)。
2.根据权利要求1所述的一种高厄利电压的双极器件，其特征在于，所述第一外延层(7)和第二外延层(8)的杂质浓度均由式(1)确定：
其中，NC为外延层杂质浓度，BVCBO为集电区的引出区(2)与P型基区(4)之间的击穿电压，BVCEO为集电区(2)与发射区(3)之间的击穿电压，β为放大倍数。
3.根据权利要求1所述的一种高厄利电压的双极器件，其特征在于，所述第一外延层(7)的厚度由式(2)确定：
W＞Xm＝(2ε0εsBVCBO/qNC)1/2 (2)
其中，W为第一外延层(7)的厚度，X m为空间电荷区宽度，ε0为真空介电常数，εs为硅材料的介电常数，q为电子电量。
4.根据权利要求1所述的一种高厄利电压的双极器件，其特征在于，第二外延层(8)的厚度为2～4μm。
5.根据权利要求1所述的一种高厄利电压的双极器件，其特征在于，所述第一外延层(7)和第二外延层(8)均为N型外延层。
6.根据权利要求1所述的一种高厄利电压的双极器件，其特征在于，所述集电区的引出区(2)的结深为P型基区(4)的1/2。
7.根据权利要求1所述的一种高厄利电压的双极器件，其特征在于，所述衬底(6)为硅片。
8.一种基于权利要求1至7任一项所述的双极器件的制作方法，其特征在于，包括以下步骤：
步骤1：对衬底(6)进行氧化，在衬底(6)表面形成氧化层，通过光刻、离子注入和扩散工艺，在衬底(6)上形成N埋区域和P埋区域；
步骤2：对衬底(6)进行第一次外延工艺，形成第一外延层(7)；
步骤3：在第一外延层(7)上进行第二次外延工艺，形成第二外延层(8)；
步骤4：对第一外延层(7)、第二外延层(8)和衬底进行PN结隔离，形成P型隔离区(10)，在形成的P型隔离区(10)之间的第二外延层(8)上进行氧化、基区光刻、离子注入和扩散工艺，形成P型基区(4)；
步骤5：在第二外延层(8)和P型基区(4)内分别进行光刻、离子注入和扩散工艺，分别形成集电区的引出区(2)和发射区(3)；
步骤6：在第二外延层(8)上氧化形成SiO2层(9)，对SiO2层(9)进行孔刻蚀，在与集电区的引出区(2)、发射区(3)和P型基区(4)的接触部位形成引出孔；然后对整个双极器件进行金属化、合金和钝化工艺。
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|---|---|---|---|---|
| CN111519245A (zh) * | 2020-04-29 | 2020-08-11 | 西安微电子技术研究所 | 一种基于桶式外延炉的硅衬底外延层生长方法 |
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2018
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| CN111519245B (zh) * | 2020-04-29 | 2021-07-20 | 西安微电子技术研究所 | 一种基于桶式外延炉的硅衬底外延层生长方法 |
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