CN109217880B - 一种直线型极化码译码器及其设计方法 - Google Patents

Abstract

本发明公开了一种直线型极化码译码器及其设计方法，采用较少的运算节点和寄存器实现了译码，硬件复杂度低。本发明不仅能够建立硬件资源消耗与极化码译码器延时之间的定量关系，而且还给出了每一步计算到时间轴上的映射关系，为控制电路设计与直线型极化码译码器的硬件框架提供指导。

Description

一种直线型极化码译码器及其设计方法

技术领域

本发明涉及译码技术，尤其涉及一种直线型极化码译码器及其设计方法。

背景技术

2009年，E.Arikan首次实现对称二进制输入离散无记忆信道和二进制擦出信道的容量的编码方式。这种新型的极化码的编码方式被称为极化码(Polar Code)。极化码因为可以达到香农极限，而且具有可实用线性复杂度的编译码能力，成为5G的编码方案之一。因此极化码译码器的研究广受学者们的重视。

对于极化码的译码算法，从最一开始的连续消除译码算法到列表连续消除译码算法到自适应列表连续消除译码算法，随着研究的深入，极化码在短码的情况下译码的误码率越来越低，然而硬件的复杂度也越来越高，因此如何降低极化码译码器的硬件复杂度是亟待解决的问题。

发明内容

发明目的：本发明针对现有技术存在的问题，提供一种直线型极化码译码器及其设计方法。

技术方案：本发明所述的译码器包括2ⁿ个运算节点PE和

个寄存器P，m＝log₂M，M为接收序列长度，n为非负整数；其中：

寄存器P_λ(a₁a₂...a_m-λ)用于储存

的值，

表示第λ层的第b₁b₂...b_λ个信道的第a₁a₂...a_m-λ分支的信道转移概率，b₁b₂...b_λ、a₁a₂...a_m-λ都为二进制数，b₁，...，b_λ∈{0，1}，a₁，a₂，...，a_m-λ∈{0，1}，λ＝1，...，m；

运算节点PE[a₁a₂...a_n]用于执行以下计算操作：

O[a₁a₂...a_n]

＝z(I[a₁a₂...a_n0]，I[a₁a₂...a_n1]，C[a₁a₂...a_n]，b_λ)

＝(1-b_λ)f(I[a₁a₂...a_n0]，I[a₁a₂...a_n1])

+b_λ·g(I[a₁a₂...a_n0]，I[a₁a₂...a_n1]，C[a₁a₂...a_n])

式中，a₁，a₂，...，a_n∈{0，1}，O[a₁a₂...a_n]表示运算节点PE[a₁a₂...a_n]的输出，I[a₁a₂...a_n0]、I[a₁a₂...a_n1]表示运算节点PE[a₁a₂...a_n]的两个概率的输入，z()表示运算节点PE执行的运算函数，f()、g()分别表示b₁b₂...b_λ为偶数和奇数时的信道转移概率计算函数，

为反馈值，

表示第a₁...a_m-λb₁...b_λ-10个码字的估计值，a₁...a_m-λb₁...b_λ-10为二进制数；

寄存器与运算节点的连接关系为：

当λ∈{1，2，...，m-n-1}时，有：

且若n＝m-1，则

当λ＝m-n时，有：

当λ∈{m-n+1，...，m-1，m}时，有：

其中，0的个数为n+λ-m-1，且若n＝0，则

式中，t₁，...，t_m-n-λ取值为0和1，t₁...t_m-n-λa₁...a_n为二进制数，

表示前后两者具有连接关系，当多个寄存器同时连接到运算节点的一个输入或一个输出时，在连接线路上增加一个时间控制开关，控制运算节点的输入和输出。。

其中，时间控制开关的时间更新集合为：

当λ∈{1，2，...，m-n-1}时，有：

B_λ，o(t₁...t_m-n-λa₁...a_n)＝{a+R_λ|a∈B_λ}，R_λ＝t₁...t_m-n-λ

且若n＝m-1，则

当λ∈{m-n，...，m}时，有：

B_λ，o(a₁...a_m-λ)＝B_λ

B_λ-1，i(a₁a₂...a_m-λ0)＝B_λ-1，i(a₁a₂...a_m-λ1)＝B_λ，o(a₁...a_m-λ)

式中，形如B_λ，o(*)表示寄存器P_λ(*)与对应运算节点的输出接通，并被运算输出更新的时间集合，形如B_λ，i(*)表示寄存器P_λ(*)与对应运算节点的输入接通，并作为运算节点输入的时间集合；

其中：

d(λ)＝w(λ)+T_λ+1

w(λ)表示2ⁿ节点的直线型极化码译码器解码长为2^m-λ-1所需要的时延。

本发明所述的直线型极化码译码器设计方法包括：

(1)根据所能够容忍的时延长度来计算得到所需要的最少运算节点的个数；

(2)根据运算节点个数、已知接收序列长度按照权利要求1所述的译码器设计译码器结构。

进一步的，步骤(1)具体包括：

获取所能够容忍的时延长度T_h，并计算满足下列不等式的最小运算节点个数N：

2^m+1+(m-n-2)·2^m-n≤T_h

式中，m＝log₂M，M为接收序列长度，n＝log₂N。

进一步的，计算

所消耗的时间为：

式中，b₁′b₂′...b_λ′＝b₁b₂...b_λ-1，T(b₁b₂...b_λ)为从计算

到

消耗的时间，

表示第λ层的第b₁b₂...b_λ个信道的信道转移概率，

有益效果：本发明与现有技术相比，其显著优点是：本发明在期望延时允许范围之内达到了降低硬件复杂度的目的，不仅能够建立硬件资源消耗与极化码译码器延时之间的定量关系，而且还给出了每一步计算到时间轴上的映射关系，为控制电路设计与直线型极化码译码器的硬件框架提供指导。

附图说明

图1是采用本发明得到的8比特-2计算节点的译码器结构框图；

图2是采用本发明得到的8比特-1计算节点的译码器结构框图。

具体实施方式

一、技术问题分析

传统的连续消除极化码译码算法的本质是，对于一个长度为M＝2^m的接收序列

要计算M对概率，即要计算M对

其中，

为先前已经被估计出的译码序列，

表示对接收序列第

个码字的估计值，

表示输入为0时的信道转移概率，

表示输入为1时的信道转移概率。连续消除极化码译码算法采用递归的方式计算这M对概率，递归结束的条件是

采用缩写

表示第λ层的第

个信道的信道转移概率。连续消除极化码译码算法采用递归的方式计算这M对概率，因此进一步定义了

作为计算M对概率的中间状态。递推关系如下式所示

当

为偶数时：

当

为奇数时：

其中，β表示分支。若将

，β采用二进制数表示，即

则

将

表示为

二、技术问题解决

针对以上分析，可以采用二进制表示方式的寄存器和运算节点来构建译码器。译码器包括2ⁿ个运算节点PE和

个寄存器P，m＝log₂M，M为接收序列长度，n为非负整数；其中：

寄存器P_λ(a₁a₂...a_m-λ)用于储存

的值，

表示第λ层的第b₁b₂...b_λ个信道的第a₁a₂...a_m-λ分支的信道转移概率，b₁b₂...b_λ、a₁a₂...a_m-λ都为二进制数，b₁，...，b_λ∈{0，1}，a₁，a₂，...，a_m-λ∈{0，1}，λ＝1，...，m；

运算节点PE[a₁a₂...a_n]用于执行以下计算操作：

O[a₁a₂...a_n]

＝z(I[a₁a₂...a_n0]，I[a₁a₂...a_n1]，C[a₁a₂...a_n]，b_λ)

＝(1-b_λ)f(I[a₁a₂...a_n0]，I[a₁a₂...a_n1])

+b_λ·g(I[a₁a₂...a_n0]，I[a₁a₂...a_n1]，C[a₁a₂...a_n])

式中，a₁，a₂，...，a_n∈{0，1}，O[a₁a₂...a_n]表示运算节点PE[a₁a₂...a_n]的输出，I[a₁a₂...a_n0]、I[a₁a₂...a_n1]表示运算节点PE[a₁a₂...a_n]的两个概率的输入，z()表示运算节点PE执行的运算函数，f()、g()分别表示b₁b₂...b_λ为偶数和奇数时的信道转移概率计算函数，

为反馈值，

表示第a₁...a_m-λb₁...b_λ-10个码字的估计值，a₁...a_m-λb₁...b_λ-10为二进制数；

寄存器与运算节点的连接关系为：

当λ∈{1，2，..，m-n-1}时，有：

且若n＝m-1，则

当λ＝m-n时，有：

当λ∈{m-n+1，..，m-1，m}时，有：

其中，省略描述的0的个数为n+λ-m-1，且若n＝0，则

式中，t₁，...，t_m-n-λ取值为0和1，t₁...t_m-n-λa₁...a_n为二进制数，

表示前后两者具有连接关系，当多个寄存器同时连接到运算节点的一个输入或一个输出时，在连接线路上增加一个时间控制开关，控制运算节点的输入和输出。

其中，时间控制开关的时间更新集合为：

当λ∈{1，2，...，m-n-1}时，有：

B_λ，o(t₁...t_m-n-λa₁...a_n)＝{a+R_λ|a∈B_λ}，R_λ＝t₁...t_m-n-λ

且若n＝m-1，则

当λ∈{m-n，...，m}时，有：

B_λ，o(a₁...a_m-λ)＝B_λ

B_λ-1，i(a₁a₂...a_m-λ0)＝B_λ-1，i(a₁a₂...a_m-λ1)＝B_λ，o(a₁...a_m-λ)

式中，形如B_λ，o(*)表示寄存器P_λ(*)与对应运算节点的输出接通，并被运算输出更新的时间集合，形如B_λ，i(*)表示寄存器P_λ(*)与对应运算节点的输入接通，并作为运算节点输入的时间集合；

其中：

d(λ)＝w(λ)+T_λ+1

w(λ)表示2ⁿ节点的直线型极化码译码器解码长为2^m-λ-1所需要的时延。

在设计直线型极化码译码器是，所采用的设计方法包括：

(1)根据所能够容忍的时延长度来计算得到所需要的最少运算节点的个数；具体为：获取所能够容忍的时延长度T_h，并计算满足下列不等式的最小运算节点个数N＝2ⁿ：

2^m+1+(m-n-2)·2^m-n≤T_h

(2)根据运算节点个数、已知接收序列长度按照上述译码器设计译码器结构。

下面采用运算节点个数为2，接收序列长度M为8进行举例说明。此时n＝1，m＝3，构建的译码器如图1所示。包括包括2个运算节点PE[0]和PE[1]和15个寄存器P。

寄存器与运算节点的连接关系为：

当λ＝1时，有：

当c₁、a₁分别取值为0和1时，有以下

当λ＝m-n＝2时，有：

当a₁分别取值为0和1时，有以下

当λ＝3时，有：

当多个寄存器同时连接到运算节点的一个输入或一个输出时，在连接线路上增加一个时间控制开关，控制运算节点的输入和输出。

下面计算时间控制开关的时间更新集合，当m＝3，n＝1时，有：

d(0)＝8，d(1)＝3，d(2)＝1，T₁＝2，T₂＝1，T₃＝1

则根据公式可计算得到：

B₁＝{1，1+d(0)}＝{1，9}

B₂＝{a+T₁，a+T₁+d(1)|a∈B₁}＝{3，6，11，14，}

B₃＝{a+T₂，a+T₂+d(2)|a∈B₂}＝{4，5，7，8，12，13，15，16}

则可计算得到每一寄存器的选通时间集合：

B_1，o(00)＝B_1，o(01)＝{1，9}

B_1，o(10)＝B_1，o(11)＝{2，10}

B_2，o(0)＝B_2，o(1)＝{3，6，11，14}

B_3，o＝{4，5，7，8，12，13，15，16}

B_0，i(000)＝B_0，i(001)＝B_0，i(010)＝B_0，i(011)＝{1，9}

B_0，i(100)＝B_0，i(101)＝B_0，i(110)＝B_0，i(111)＝{2，10}

B_1，i(00)＝B_1，i(01)＝B_1，i(10)＝B_1，i(11)＝{3，6，11，14}

B_0，i(0)＝B_2，i(1)＝{4，5，7，8，12，13，15，16}

例如，B_0，i(000)＝{1，9}表示寄存器P₀(000)在t＝1和t＝9时，与运算节点PE[0]的输入接通，作为运算节点PE[0]的输入进行运算。

另外，当运算节点为1时的译码器架构如图2所示，连接方式和开关时间集合如上所述，不再赘述。

以上所揭露的仅为本发明一种较佳实施例而已，不能以此来限定本发明之权利范围，因此依本发明权利要求所作的等同变化，仍属本发明所涵盖的范围。

Claims (5)

1.一种直线型极化码译码器，其特征在于：包括2ⁿ个运算节点PE和

个寄存器P，m＝log₂M，M为接收序列长度，n为非负整数；其中：

寄存器P_λ(a₁a₂...a_m-λ)用于储存

的值，

表示第λ层的第b₁b₂...b_λ个信道的第a₁a₂...a_m-λ分支的信道转移概率，b₁b₂...b_λ、a₁a₂...a_m-λ都为二进制数，b₁，...，b_λ∈{0，1}，a₁，a₂，...，a_m-λ∈{0，1}，λ＝1，...，m；

运算节点PE[a₁a₂...a_n]用于执行以下计算操作：

式中，a₁，a₂，...，a_n∈{0，1}，O[a₁a₂...a_n]表示运算节点PE[a₁a₂...a_n]的输出，I[a₁a₂...a_n0]、I[a₁a₂...a_n1]表示运算节点PE[a₁a₂...a_n]的两个概率的输入，z()表示运算节点PE执行的运算函数，f()、g()分别表示b₁b₂...b_λ为偶数和奇数时的信道转移概率计算函数，

为反馈值，

表示第a₁...a_m-λb₁...b_λ-10个码字的估计值，a₁...a_m-λb₁...b_λ-10为二进制数；

寄存器与运算节点的连接关系为：

当λ∈{1，2，...，m-n-1}时，有：

且若n＝m-1，则

当λ＝m-n时，有：

当λ∈{m-n+1，...，m-1，m}时，有：

其中，0的个数为n+λ-m-1，且若n＝0，则

式中，t₁，...，t_m-n-λ取值为0和1，t₁...t_m-n-λa₁...a_n为二进制数，

表示前后两者具有连接关系，当多个寄存器同时连接到运算节点的一个输入或一个输出时，在连接线路上增加一个时间控制开关，控制运算节点的输入和输出。

2.根据权利要求1所述的直线型极化码译码器，其特征在于：

其中，时间控制开关的时间更新集合为：

当λ∈{1，2，...，m-n-1}时，有：

B_λ，o(t₁...t_m-n-λa₁...a_n)＝{a+R_λ|a∈B_λ}，R_λ＝t₁...t_m-n-λ

且若n＝m-1，则

当λ∈{m-n，...，m}时，有：

B_λ，o(a₁...a_m-λ)＝B_λ

B_λ-1，i(a₁a₂...a_m-λ0)＝B_λ-1，i(a₁a₂...a_m-λ1)＝B_λ，o(a₁...a_m-λ)

式中，形如B_λ，o(*)表示寄存器P_λ(*)与对应运算节点的输出接通，并被运算输出更新的时间集合，形如B_λ，i(*)表示寄存器P_λ(*)与对应运算节点的输入接通，并作为运算节点输入的时间集合；

其中：

d(λ)＝w(λ)+T_λ+1

w(λ)表示2ⁿ节点的直线型极化码译码器解码长为2^m-λ-1所需要的时延。

3.一种直线型极化码译码器设计方法，其特征在于该方法包括：

(1)根据所能够容忍的时延长度来计算得到所需要的最少运算节点的个数；

(2)根据运算节点个数、已知接收序列长度按照权利要求1所述的译码器设计译码器结构。

4.根据权利要求3所述的直线型极化码译码器设计方法，其特征在于：步骤(1)具体包括：

获取所能够容忍的时延长度T_h，并计算满足下列不等式的最小运算节点个数N：

2^m+1+(m-n-2)·2^m-n≤T_h

式中，m＝log₂M，M为接收序列长度，n＝log₂N。

5.根据权利要求3所述的直线型极化码译码器设计方法，其特征在于：计算

所消耗的时间为：

式中，b₁′b₂′...b_λ′＝b₁b₂...b_λ-1，T(b₁b₂...b_λ)为从计算

到

消耗的时间，

表示第λ层的第b₁b₂...b_λ个信道的信道转移概率，

Images