CN109196589B - 通过纳米线自加热来提高存储器良品率和集成电路性能 - Google Patents

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Abstract

一种用于改进具有晶体管的集成电路设计的方法，该晶体管具有纳米线沟道，该方法包括：标识具有特定晶体管的特定器件，该特定晶体管具有纳米线沟道；以及向集成电路设计添加电路***，该电路***在被激活时通过自加热来修复特定晶体管。该方法可以包括：确定具有低于通过标准的读取电流的存储器单元，存储器单元在读取电流流过的电流路径上具有晶体管，该晶体管具有纳米线沟道；以及对存储器单元施加应力，以在电流路径上修复存储器单元中的晶体管的纳米线沟道。确定步骤可以包括：感测存储器单元的阵列中的存储器单元的读取电流；以及使用所感测的读取电流来确定存储器单元的阵列中的、具有低于通过标准的读取电流的一个或多个存储器单元。

Description

通过纳米线自加热来提高存储器良品率和集成电路性能
其他申请的交叉引用
本申请要求以下申请的权益：
●于2016年7月1日提交的标题为“LOGIC TIMING AND RELIABILITY REPAIRUTILIZING NANOWIRE SELF-HEATING”的美国临时申请No.62/357,892(代理案卷号：SYNP2919-1)，
●于2016年9月7日提交的标题为“ENHANCING MEMORY YIELD AND PERFORMANCETHROUGH UTILIZING NANOWIRE SELF-HEATING”的美国临时申请No.62/384,337(代理案卷号：SYNP 2919-2)，以及
●于2016年7月1日提交的标题为“ENHANCING MEMORY YIELD AND PERFORMANCETHROUGH UTILIZING NANOWIRE SELF-HEATING”的美国临时专利申请No.62/357,897(代理案卷号：SYNP 2920-1)。
本申请还是2017年6月27日所提交的标题为“LOGIC TIMING AND RELIABILITYREPAIR FOR NANOWIRE CIRCUITS”的美国非临时申请No.15/634,845的继续申请(代理案卷号：SYNP 2919-3)，该申请要求保护上面提及的美国临时申请No.62/357,892、62/384,337和62/357,897的权益。
本申请还是于2017年6月27日提交的标题为“ENHANCING MEMORY YIELD ANDPERFORMANCE THROUGH UTILIZING NANOWIRE SELF-HEATING”的美国非临时专利申请No.15/634,906的继续申请(代理案卷号：SYNP 2920-2)，该申请要求保护上面提及的美国临时申请No.62/357,892、62/384,337和62/357,897的权益。
所有上述申请通过引用整体并入本文。
技术领域
本发明涉及片上器件修复，并且更具体地涉及纳米线器件修复以及与之有关的电子设计自动化。
背景技术
集成电路中的晶体管具有关键性能参数，这些关键性能参数具有围绕由例如制造步骤的可变性所引起的标称值的统计分布。对于特定制造过程，铸造商通常向设计者指定关于这些标称值和可变性的信息。如果芯片被设计为仅在特定制造的器件中实现了标称值的时候正常工作，则多达一半的制造器件将不起作用。因此，设计者们必须将他们的电路设计为某些量低于所指定的标称值的规格以说明器件可变性。
通常，铸造厂通过假设参数符合高斯分布来描述参数的可变性。实际分布可能并不正好是高斯分布，但通常假定是高斯分布。这种分布的特征在于平均值和标准偏差，其中参数与标称值的标准偏差值是该参数的可变性的测量值。如果制造的芯片的任何关键参数多达低于所指定的标称值的3个标准偏差，则电路设计者们通常将他们的芯片设计为正常运作；所以，设计目标是标称性能减去标准偏差的三倍(也被称为“3西格玛(sigma)”)。不满足该3西格玛(sigma)窗口的制造芯片可以被丢弃。
随着从FinFET即将过渡到纳米线晶体管，预计晶体管的可变性增加，这意味着西格玛(sigma)的值将增加。因此，3西格玛(sigma)裕度也将增加，这迫使设计者们将他们的芯片设计为大大低于铸造厂所指定标称性能参数的规格。如此广泛的可变性还使高性能集成电路的电子设计自动化变得更加复杂。
发明内容
提供了一种用于减少基于纳米线的器件的操作参数的可变性的影响、并且改进在设计过程中所使用的电子设计自动化工具的性能的技术，该技术包括电路***、制造方法、和改进的设计自动化工具。该技术可以使得设计、制造和使用更高性能的电路。该技术可以提供一种用于改进具有晶体管的集成电路设计的方法，该晶体管具有纳米线沟道，该方法包括：标识具有特定晶体管的特定器件，该特定晶体管具有纳米线沟道；以及向集成电路设计添加控制器，该控制器在被激活时通过自加热来修复特定晶体管。
在该技术的一个方面，为了改进包括具有晶体管的、具有器件的逻辑电路***的集成电路设计，该晶体管具有纳米线沟道，一种自动设计方法包括：将修复电路添加到被耦合到电路***中的器件的设计。在一些实施例中，修复电路可以施加愈合电流，该愈合电流可以整体地调整器件和电路的关键参数。该方法包括：确定逻辑电路***中的关键路径，其中关键路径包括具有晶体管的特定器件，该晶体管具有纳米线沟道。如果在给定器件的性能变化的情况下关键路径不能安全地满足定时规范，则修复电路可以被添加到被连接到关键路径中的特定器件的集成电路设计，修复电路在被激活时将自加热应力施加到关键路径中的特定器件。在一个实施例中，可以计算逻辑电路***中的多个信号路径中的每个信号路径的定时松弛，其中确定关键路径的步骤可以包括：选择其中所计算的定时松弛为负的信号路径。如本文所使用的可修复路径是指集成电路中的逻辑电路***中的路径，该路径可以是关键路径，如本文描述的修复电路被连接到该集成电路。
用于此目的的修复电路可以包括：例如选择块，在多个信号之中选择作为通向特定器件的输入信号，多个信号包括修复信号和操作逻辑信号，修复信号是诸如，在特定器件被激活时将自加热应力施加到特定器件的纳米线沟道。
在一个实施例中，该设计方法可以包括：将两级电源添加到集成电路设计，其中两级电源可以提供第一电源电压和高于该第一电源电压的第二电源电压。该设计方法可以包括：将控制器到集成电路设计，其中控制器可以被配置为在经由选择块来选择修复信号作为通向特定器件的输入信号的同时将第二电源电压提供到特定器件，并且在经由选择块来选择操作逻辑信号作为通向特定器件的输入信号的同时将第一电源电压提供到特定器件。在一个备选实施例中，可以使用单级电源(而不是两级电源)以在向特定器件施加应力时向特定器件提供电源电压，其中在正常逻辑操作中，电源电压也被施加到特定器件。
在一个实施例中，该设计方法可以包括：将信号源添加到集成电路设计以生成修复信号作为使得特定器件在由两级电源的第二电源电压或由单级电源的电源电压时以足以对特定器件的纳米线沟道引起自加热应力的一个或多个速率来重复切换的时变信号。优选地，重复切换在逻辑电路***利用电源电压VDD以在特定器件中生成一定量的焦耳热时，涉及特定器件以等于或大大超过逻辑电路***的时钟频率的高频进行切换，或者在逻辑电路***利用高于VDD的电源电压供电时，以低于时钟频率的频率进行切换，以在特定器件中生成相同量的焦耳热。纳米线晶体管的导通状态电阻高于FinFET(鳍式场效应晶体管)的导通状态电阻，并且因此，使得特定器件如本文所描述的那样重复切换可以生成比在FinFET中更多的焦耳热。在特定器件中所生成的焦耳热的量应该足以使得特定器件中的晶体管的源极和漏极掺杂剂扩散到纳米线沟道中，但是不会扩散太多以致由于不可逆击穿或产生过多的氧化物电荷而降低其性能。
可以利用改进的设计来制造集成电路。
在制造过程中或在现场，根据改进的集成电路设计所实施的集成电路可以利用修复电路。在一个示例中，可以基于经测量的定时测试来在逻辑电路***中标识具有负定时松弛的可修复路径。可以在可修复路径中对具有晶体管(该晶体管具有纳米线沟道)的特定器件施加应力以改变可修复路径的定时松弛。标识可修复路径可以包括：感测可修复路径的速度。可以测量集成电路的静态泄漏电流，并且在施加应力之前，可以确定集成电路的静态泄漏电流低于集成电路的泄漏极限。
施加应力可以使得通过包括晶体管的纳米线沟道的可修复路径的读取电流增加。施加应力可以对特定器件的纳米线沟道引起自加热应力，该自加热应力使得特定器件中的晶体管的源极和漏极掺杂剂扩散到纳米线沟道中。可以重复施加应力，直到可修复路径的定时松弛不是负的，每次重复上述施加应力这样做的持续时间比先前发生上述施加应力的持续时间长。
施加应力可以包括：将第二电源电压提供到特定器件；以及经由选择块来选择修复信号作为通向特定器件的输入信号。修复信号可以包括使得特定器件在由第二电源电压供电时以足以对特定器件的纳米线沟道引起自加热应力的一个或多个速率来重复切换的时变信号。在一个备选实施例中，可以使用集成电路中的单级电源(而不是两级电源)以在向特定器件施加应力时向特定器件提供电源电压，其中在正常逻辑操作中，电源电压也被施加到特定器件。在该实施例中，修复信号可以包括使得特定器件在由单级电源的电源电压供电时以足以对特定器件的纳米线沟道引起自加热应力的一个或多个速率来重复切换的时变信号。
提供了一种包括具有晶体管(该晶体管具有纳米线沟道)的、具有器件的逻辑电路***的集成电路。该集成电路包括：逻辑电路***中的可修复路径，该可修复路径包括具有晶体管(该晶体管具有纳米线沟道)的特定器件；以及修复电路，被连接到可修复路径中的特定器件，修复电路包括在多个信号之中选择作为通向特定器件的输入信号的选择块，多个信号包括修复信号和操作逻辑信号，修复信号是诸如，在特定器件被激活时将自加热应力施加到特定器件的纳米线沟道。
在一个实施例中，该集成电路可以包括：两级电源，提供第一电源电压和高于该第一电源电压的第二电源电压；以及控制器。该控制器可以被配置为在经由选择块来选择修复信号作为通向特定器件的输入信号的同时将第二电源电压提供到特定器件，并且在经由选择块来选择操作逻辑信号作为通向特定器件的输入信号的同时将第一电源电压提供到特定器件。在一个备选实施例中，可以使用单级电源(而不是两级电源)以在向特定器件施加应力时向特定器件提供电源电压，其中在正常逻辑操作中，电源电压也被施加到特定器件。
该集成电路可以包括：信号源，用于生成修复信号作为使得特定器件在由两级电源的第二电源电压或由单级电源的电源电压供电时以足以对特定器件的纳米线沟道引起自加热应力的一个或多个速率来重复切换的时变信号。
在起始设计中，修复电路可以被添加到许多可修复路径中的许多器件。因此，该集成电路可以包括：逻辑电路***中的第二可修复路径，该第二可修复路径包括第二操作逻辑信号和具有晶体管(该晶体管具有纳米线沟道)的第二器件；以及第二修复电路，被连接到第二器件，第二修复电路包括在多个信号之中选择作为通向第二器件的第二输入信号的第二选择块，多个信号包括第二修复信号和第二操作逻辑信号，第二修复信号是诸如，在第二器件被激活时将自加热应力施加到第二器件的纳米线沟道。
在一个实施例中，控制器可以被配置为经由第二选择块来选择第二操作逻辑信号作为通向第二器件的第二输入信号，同时修复信号被选择作为通向特定器件的输入信号。在另一实施例中，控制器可以被配置为经由第二选择块来选择第二修复信号作为通向第二器件的第二输入信号，同时修复信号被选择作为通向特定器件的输入信号，第二修复信号是使得第二器件在由两级电源的第二电源电压或由单级电源的电源电压供电时以足以对第二器件的纳米线沟道引起自加热应力的一个或多个速率来重复切换的时变信号。在又一实施例中，控制器可以被配置为经由第二选择块来选择第二修复信号作为通向第二器件的第二输入信号，同时修复信号被选择作为通向特定器件的输入信号，第二修复信号是不会使得第二器件中的器件反复切换的稳定信号。
在该技术的另一方面中，为了改进包括具有晶体管(该晶体管具有纳米线沟道)的存储器单元的集成电路设计，一种方法包括：添加被配置为对存储器单元中的晶体管的纳米线沟道、在通过存储器单元中的中间存储节点的电流路径上的晶体管、以及被连接到存储器单元的位线来执行修复过程的电路***。
修复过程可以包括：在一时间段期间将中间存储节点编程为第一电压；在中间存储节点被编程为第一电压之后，使能被连接到存储器单元的字线；以及对位线施加长于该时间段的持续时间的第二电压，该第二电压引起修复电流流过电流路径以用于使电流路径上的晶体管自加热。
在一个实例中，存储器单元中的晶体管是第一N型器件，存储器单元包括具有纳米线沟道的第二N型器件，并且中间存储节点被耦合到第一N型器件和第二N型器件，并且第一电压低于第二电压。存储器单元利用电源电压供电，并且第二电压可以高于电源电压。预充电器件可以被连接到位线以用于在感测被连接到位线的存储器单元的读取电流时对位线预充电，并且第二电压低于电源电压和预充电器件的阈值电压之和。备选地，第二电压可以基本上等于电源电压。如本文所使用的，术语“基本”旨在适应制造公差。
在另一实例中，晶体管是P型器件，存储器单元包括具有纳米线沟道的N型器件，中间存储节点被耦合到P型器件和N型器件，并且第二电压低于第一电压。
可以利用改进的设计来制造集成电路。
在制造过中或在现场，根据改进的集成电路设计所实施的集成电路可以利用所添加的、被配置为对存储器单元中的晶体管的纳米线沟道执行修复过程的电路***。在一个示例中，可以确定具有低于通过标准的读取电流的存储器单元，其中存储器单元在读取电流流过的电流路径上具有晶体管(该晶体管具有纳米线沟道)。应力可以被施加在存储器单元上以在电流路径上修复存储器单元中的晶体管的纳米线沟道。确定存储器单元可以包括：感测存储器单元的阵列中的存储器单元的读取电流，其中存储器单元在读取电流流过的电流路径上具有晶体管(该晶体管具有纳米线沟道)；以及使用所感测的读取电流来确定存储器的阵列中的、具有低于通过标准的读取电流的一个或多个存储器单元。可以存储具有低于通过标准的读取电流的所确定的一个或多个存储器单元的地址，以用于标识具有晶体管(该晶体管具有需要修复的纳米线沟道)的存储器单元。
施加应力可以在存储器单元中引起自加热，该自加热使得在存储器单元中电流路径上的晶体管的源极和漏极掺杂剂扩散到纳米线沟道中。施加应力可以使得通过包括晶体管的纳米线沟道的电流路径的读取电流增加。
可以测量集成电路的静态泄漏电流，并且在应力被施加在存储器单元上之前，可以确定集成电路的静态泄漏电流低于集成电路的泄漏极限。
可以确定具有低于通过标准的第二读取电流的第二存储器单元，其中第二存储器单元在第二读取电流流过的电流路径上具有第二晶体管(该第二晶体管具有纳米线沟道)。可以确定集成电路的静态泄漏电流是否低于集成电路的泄漏极限。仅在此情况下，应力可以被施加在第二存储器单元上以在第二电流路径上修复第二存储器单元中的第二晶体管的纳米线沟道。
可以重复对存储器单元施加应力，直到读取电流不低于通过标准，每次重复上述施加应力这样做的持续时间比先前发生上述施加应力的持续时间长。
在权利要求书、说明书和附图中描述了本申请的技术的特定方面。
附图说明
通过示例而非限制的方式在附图中的图中图示了本发明，并且在附图中，相同的附图标记指代相似的元件，以及其中：
图1是芯片上的晶体管的导通状态晶体管电流(Ion)的正态分布的图示。
图2是针对两种不同技术的导通状态晶体管电流(Ion)的两种正态分布的图示。
图3是在修复之前和之后的栅极全环绕(Gate-All-Around,GAA)纳米线(NW)晶体管的横截面的图示。
图4是在器件修复之前和之后的晶体管的导通状态电流的分布的图示。
图5A和图5B是示出了被提及以便说明如何标识关键路径的电路路径定时的表格。
图6是在逻辑电路***中标识具有负定时松弛的可修复路径、并且在可修复路径中对具有晶体管(该晶体管具有纳米线沟道)的特定器件施加应力以改变可修复路径的定时松弛的示例流程图。
图7是包括关键路径中的特定器件的逻辑电路***的图示。
图8图示了被连接到关键路径中的特定器件的修复电路。
图9图示了被连接到电路***块的多个修复电路，该电路***块包括具有关键路径的电路***块。
图10图示了说明性集成电路设计流程的简化图示。
图11是修复在集成电路上具有晶体管(该晶体管具有纳米线沟道)的存储器单元的示例流程图。
图12是对存储器单元施加应力以修复存储器单元中的晶体管的纳米线沟道的示例流程图。
图13图示了6T-SRAM单元的示例晶体管级示意图，该示意图反映了修复6T-SRAM单元中的N型纳米线器件的过程。
图14图示了6T-SRAM单元的示例晶体管级示意图，反映了修复6T-SRAM单元中的P型纳米线器件的过程。
图15A、图15B和图15C是适用于与本申请技术的实施例一起使用以及本申请技术的修复电路实施例的计算机***的简化框图。
图16图示了包括用于修复在集成电路上具有晶体管(该晶体管具有纳米线沟道)的存储器单元的逻辑的装置的示例。
具体实施方式
参照附图进行以下详细描述。描述了优选实施例以说明本申请的技术，而不是限制其范围，本申请的技术的范围由权利要求书限定。本领域的普通技术人员将认识到对以下描述的各种等效变化。
图1是芯片上的晶体管的导通状态晶体管电流(Ion)的正态分布的图示。负3σ截止点表示Ion的值，低于该值，器件将不满足用于设计的通过标准。这被反映在针对关键器件性能度量来模拟+/-3σ范围内的电路以建立可接受的设计目标的设计实践中。
图2是针对两种不同技术A和B的导通状态晶体管电流(Ion)的两种正态分布的图示。技术A具有Ion的较低平均值，但是具有比技术B较紧密的可变性分布，该技术B具有Ion的较高平均值，但是同样具有较宽的可变性分布。
I(A)表示-3σ的Ion，即特定设计性能的Ion的最小可接受值。针对技术B的、在P(A)/I(A)与P(B)/I(B)之间的分布下的阴影区域表示归因于技术B的更广泛的分布而浪费的良品率(yield)。
具有Ion的较高平均值的技术B指示较高整体性能的能力，但是较高可变性转化为比针对通常的标称-3σIon电路设计目标的A更差的性能。本文中所描述的设计工具、制造方法和电路解决了该问题。
图3是具有标准的源极、漏极和栅极配置的、沟道长度为L1的栅极全环绕(GAA)纳米线晶体管的横截面图示。这是具有可以是逻辑电路设计中的关键路径的一部分的纳米线沟道的晶体管的一个示例。在图示中，“上”栅极和“下”栅极实际上是被绕着源极与漏极之间的沟道缠绕的单一栅极。
具有沟道长度L2的GAA纳米线晶体管表示在较高VDD被施加到其上一段时间之后的具有沟道L1的晶体管。自加热可以被应用于在分布的低Ion尾部上的器件，其中晶体管的自加热使得源极和漏极掺杂剂进一步扩散到沟道中，从而导致L2小于L1。利用较短的有效沟道长度，晶体管的导通电阻被降低，并且导通电流Ion可以较高。这导致被修复的晶体管的概率曲线移位，使得每当选定的较慢的晶体管经过自加热修复步骤时，在图1和图2中所示出的晶体管的Ion分布曲线的左3σ部分向右移位并且如在图4中所示出的那样使分布变窄。
图4是针对该特定器件和技术的GAA晶体管进行器件修复之前和之后的晶体管的导通状态电流的分布的图示。图4示出了以下情况：应力VDD电平和持续时间导致使受应力的晶体管的曲线移位整整3σ，从而基本上完全消除了分布曲线的左3σ部分。曲线的不对称性表明应力仅被施加到具有Ion小于平均值的器件。表明应力水平不必如此极端也很重要。向右的任何量的移位都是性能和良品率的净增益。
通过减小有效沟道长度的应力/自加热来改进器件的性能可能具有以下不希望的后果：在集成电路中静态泄漏较高。因此，在施加应力以修复集成电路上的器件的过程中，可以首先测量集成电路的静态泄漏。如果集成电路的静态泄漏低于集成电路的泄漏极限，则应力可以被施加到在关键路径中具有晶体管(该晶体管具有纳米线沟道)的器件以改变关键路径的定时松弛。或者，集成电路的静态泄漏处于或超过泄漏极限，则应力不会被施加到在关键路径中具有纳米线沟道的晶体管的器件。
图5A和图5B是示出了被提及以便说明如何标识关键路径的电路路径定时的表格。
图5A示出了路径1至n，第二列中具有起始器件，第三列中有结束器件，以及第四列中有有关路径的皮秒级定时松弛测量值。逻辑电路的最大时钟频率由用于记录通常包括关键路径的延迟的寄存器所控制。路径在同一时钟信号进行操作的起始寄存器与结束寄存器之间。松弛是指寄存器到寄存器延迟之间、相对于以时钟信号的目标时钟频率来操作所需的时间段的定时差。
松弛可以是正松弛或负松弛。正松弛指示了通过寄存器之间的电路元件的累积延迟小于周期，并且因此，不会将时钟频率限制为低于目标时钟频率。负松弛指示了通过寄存器之间的电路元件的累积延迟大于周期，并且因此，目标时钟频率无法满足负松弛。
在该示例中，相对于与寄存器之间1ns的周期对应的1GHz的目标时钟频率来计算松弛。例如，路径1(Path 1)在第一节点DF11:CLK处开始，在第二节点O11处结束，并且具有-33ps的松弛；路径2(Path2)在第一节点A2:CLK处开始，在第二节点O23处结束，并且具有-24ps的松弛；路径3(Path 3)在第一节点DF23:CLK处开始，在第二节点O11处结束，并且具有-12ps的松弛；...以及路径n(Path n)在第一节点DF12:CLK处开始，在第二节点O7处结束，并且具有29ps的松弛。
与在同一时钟信号进行操作的、寄存器之间的其他路径的松弛相比较，关键路径可以是具有最差负松弛的路径。例如，在示例路径中，关键路径可以是具有负33ps的松弛的路径1(Path 1)。
图5B示出了示例关键路径的路径1(Path 1)的故障。在该示例中，关键路径包括从寄存器的时钟输入(例如DF11:CLK)到寄存器的输出(例如DF11:q)处的第一中间节点int1的45ps的累积延迟。累积延迟在关键路径上的组合门(例如OR2D1:Z)的输出处的第二中间节点int2处增加到189ps。累积延迟在关键路径上的另一组合门(例如XOR:Z)的输出处的第三中间节点int3处增加到1033ps。由于目标时钟频率为1GHz，因此，与寄存器之间1ns的周期对应，1033ps的累积延迟比1ns的周期慢33ps，并且因此，松弛为负33ns。
图6是在逻辑电路***中标识具有负定时松弛的可修复路径、并且在可修复路径中对具有晶体管(该晶体管具有纳米线沟道)的特定器件施加应力以改变可修复路径的定时松弛的示例流程图。可以使用装置(诸如结合图16所描述的装置)来实施图6中所描述的步骤。
在步骤601，感测逻辑电路***中的可修复路径的速度，其中可修复路径包括具有晶体管(该晶体管具有纳米线沟道)的特定器件。可以在制造期间、在封装(诸如在一些实施例中，以晶片形式进行封装，或者在其他实施例中，以包装形式进行封装)之前使用半导体测试***(例如图16中的1610)来感测逻辑电路***中的可修复路径的速度。备选地，集成电路可以包括用于感测集成电路上的逻辑电路***中的可修复路径的速度的内置电路。
在步骤602，测量集成电路或集成电路的一部分的静态泄漏电流。在步骤605施加应力之前，确定静态泄漏电流低于泄漏极限。这是因为通过应力/自加热来改进器件的性能可能具有以下不希望的后果：集成电路的静态泄漏电流较高。因此，当集成电路的静态泄漏电流低于集成电路或集成电路的一部分的泄漏极限时，选择性地执行施加应力。
在步骤603，基于测量值使用针对可修复路径所感测的速度来计算可修复路径的定时松弛。
在步骤604，确定所计算的定时松弛是否为负。如果所计算的定时松弛为负，则修复逻辑电路***的流程可以进行到步骤605，或者流程可以停止。
在步骤605，对具有负定时松弛的可修复路径中的、具有晶体管(该晶体管具有纳米线沟道)的特定器件施加应力以改变可修复路径的定时松弛。施加应力会在特定器件中引起自加热。该自加热会使得特定器件的源极和漏极掺杂剂扩散到纳米线沟道中。
该流程可以对可修复路径重复步骤605，直到可修复路径的定时松弛不为负，每次重复上述施加应力这样做的持续时间比先前发生上述施加应力的持续时间长(步骤604→是)，或者集成电路的静态泄漏电流不再低于集成电路的泄漏极限(步骤602→否)。在一个备选实施例中，可以对同一可修复路径中具有纳米线沟道的不同晶体管重复步骤601至步骤605，直到任一所计算的定时松弛不为负(步骤604→是)或者集成电路的静态泄漏电流不再低于集成电路的泄漏极限(步骤602→否)。在一个实施例中，在修复加热时间的增量(increment)之后再次重新测量(感测)每个被修复的单元的性能，并且如果仍需要，则重复修复。该过程可以被重复，直到实现了目标性能。在不同的实施例中，可以在用于计算定时松弛的步骤603之后、但在用于施加应力的步骤605之前来执行用于检查静态泄漏电流的步骤602。
在图6中所描述的流程可以被应用于多个可修复路径，直到任一集成电路的静态泄漏电流不再低于集成电路的泄漏极限(步骤602→否)或者没有更多的具有负定时松弛的剩余可修复路径(步骤604→是)。
在一个实施例中，该流程可以仅修复具有阻碍整个集成电路实现更高频率的负定时松弛的一条可修复路径。在一个备选实施例中，该流程可以修复具有阻碍整个集成电路实现更高频率的负定时松弛的一些可修复路径。在另外的实施例中，该流程可以修复集成电路中具有负定时松弛的所有可修复路径。
图7是可以针对其部署选择性地施加应力以提高集成电路设计的***性能的电路的实施例的逻辑图。电路的性能由从寄存器REG1和REG2中的每一个寄存器的Q输出到寄存器REG3和REG4中的每一个寄存器的D输入的多个路径中的较慢路径确定。
例如，从寄存器REG2到寄存器REG4的、包括NOR2门的路径是多个路径中的较慢路径。NOR2门是针对应力以提高其速度，从而导致从寄存器REG2到寄存器REG4的更快路径，继而改进整个电路的性能。NOR2门被连接到两个输入信号(例如711、712)和输出信号(例如713)。
图8图示了被连接到关键路径中的特定器件的修复电路。如在图8的示例中所示出的，修复电路(例如820)被连接到关键路径(例如，图7的从REG2到REG4)中的特定器件(例如NOR2)。修复电路在被激活时可以向关键路径中的特定器件施加自加热应力。修复电路820可以包括在包括修复信号(例如812)和操作逻辑信号(例如图7的712)的多个信号之中选择作为通向特定器件NOR2的输入信号，以及提供输出信号(例如813)的选择块。修复信号是：诸如，在特定器件被激活时将自加热应力施加到特定器件的纳米线沟道。特定器件NOR2被连接到第一输入信号(例如图7的711)、第二输入信号(例如813)、以及输出信号(例如图7的713)。
在一个实施例中，集成电路可以包括两级电源。该两级电源具有针对正常芯片操作的正常VDD输出以及VDDR输出，该VDDR输出具有比VDD输出更高的电压，可出于修复晶体管的目的而用于对具有纳米线沟道的所需晶体管施加应力。设置有开关802，该开关802通常将VDD连接到所有的电路***块。但是当主修复使能信号803被断言(assert)时，开关802反而经由电源配电线(distribution line)(例如图8的804)来将VDDR连接到关键路径中、需要修复的门(例如NOR2)。在一个备选实施例中，可以使用单级电源(而不是两级电源)以在向特定器件施加应力时向特定器件提供电源电压，其中在正常逻辑操作中，电源电压也被施加到特定器件。
修复信号可以是使得特定器件在由两级电源的第二电源电压或由单级电源的电源电压供电时以足以对特定器件的纳米线沟道引起自加热应力的一个或多个速率来重复切换的时变信号。
图9图示了被连接到电路***块的多个修复电路，这些电路***块包括具有可修复路径的电路***块。一般地，片上电路***可以被组织成电路***块，这些电路***块中的一些电路***块包含在可修复路径中的晶体管，而另一些电路***块不包含在可修复路径中的晶体管。在图9中，例如，电路***块A和C包含可修复路径电路***，而电路***块B不包含可修复路径电路***。设置两级电源901，该两级电源901具有用于正常芯片操作的正常VDD输出以及VDDR输出，该VDDR输出具有比VDD输出更高的电压，可出于修复晶体管的目的而用于对具有纳米线沟道的所需晶体管施加应力。
设置有开关902，该开关902通常将VDD连接到所有的电路***块。但是当主修复使能信号903被断言时，开关902反而将VDDR连接到电源配电线904。每个电路***块具有输入逻辑信号，响应于此，每个电路***块生成其(多个)输出，例如分别针对电路***块A、B和C的OA、OB和OC。仅示出了一个输入和一个输出，但是要领会到，每个电路***块可以具有许多输入和许多输出。每个电路***块的输入逻辑信号被连接到相应的选择块(例如911、912、913)的输出。确实具有可修复路径电路***的电路***块A和C中的每一个电路***块的选择块具有携带针对电路***块的操作逻辑信号的一个输入以及携带时变信号(诸如方波信号)的第二输入。在一个实施例中，方波信号保持稳定在一个逻辑值，除非主修复使能信号被断言。“操作逻辑信号”是来自在正常芯片操作中所使用的上游电路***(未示出)的信号。针对不具有可修复路径的电路***块B，选择块(例如912)具有携带操作逻辑信号的一个输入以及携带固定的或稳定的逻辑信号(诸如‘0’)的第二输入。每个选择块还具有由控制器(例如920)针对待被修复的每个块x所断言的块x修复使能信号，其中‘x’是指如在块A、块B或块C中的‘A’、‘B’或‘C’。在一个实施例中，每次断言一个块修复使能信号，而在另一实施例中，可以同时断言块修复使能信号中的两个以上的块修复使能信号。
在正常操作中，主修复使能信号903未被断言，所有的电路***块均利用VDD供电，并且所有的选择块均被设置为针对它们的相应电路***块选择它们的操作逻辑信号。在修复时，主修复使能信号903被断言，使得所有的电路***块由较高的修复电压VDDR供电。这本身不会引起显著的修复加热，因为晶体管仅在电流流过它时被显著加热。在逻辑电路***中，仅在电路***处于切换过程时才流过大量电流。因此，为了在可修复路径中使得加热可修复晶体管，图9的实施例利用时变修复信号来代替每个所需电路***块的操作逻辑信号以便使得在可修复路径中的晶体管重复地切换。这是通过针对每个所需电路***块x断言块x修复使能信号来实现的，从而在电路***块正由VDDR供电时，将时变修复信号传递到电路***块的输入逻辑端口。对于不在可修复路径中的电路***块，断言对应的块修复信号以便迫使电路***块仅接收稳定的信号。备选地，从不断言对应的块修复信号(和/或完全省略选择块)，并且上游逻辑在主修复使能信号被断言时使对应的操作逻辑信号保持稳定。在修复完成之后，没有一个块x修复使能信号保持被断言，使得仅操作逻辑信号被传递到电路***块。主修复使能信号也被解除断言，使得所有的电路***块再次由标准的VDD供电。集成电路可以包括信号源930，该信号源930用于生成修复信号作为使得在可修复路径中的晶体管以足以对可修复路径中的晶体管的纳米线沟道引起自加热应力的一个或多个速率来重复切换的时变信号。
在另一实施例中，VDD和VDDR都可以被提供到所有的电路***块(或者具有可修复路径电路***的所有电路***块)，并且针对每个电路***块设置有分离的电源开关。只有正被修复的电路***块将它们的电源开关设置为施加修复电压VDDR。
图10图示了说明性集成电路设计流程的简化表示。与本文中的所有流程图一样，要领会的是，图10的步骤中的许多步骤可以被组合、被并行执行或被以不同的顺序执行，而不会影响所实现的功能。在一些情况下，只有在也进行某些其他改变时重新布置步骤才会实现相同的结果，并且在其他情况下，只有在某些条件被满足时重新布置步骤才会实现相同的结果。
处于高级别，图10的过程开始于产品理念(框1000)并且以通过本文中所描述的技术来改进的EDA(电子设计自动化)设计过程(框1010)来实现。当设计完成时，发生制造过程(框1050)以及封装和组装过程(框1060)，最终产生成品的集成电路芯片(结果1070)。
EDA设计过程(框1010)实际上由若干步骤1012至1030组成，为了简单起见而以线性的方式示出。在实际的集成电路设计过程中，特定设计可能必须通过步骤回溯(go backthrough steps)，直到通过某些测试。同样，在任何实际的设计过程中，这些步骤可以以不同的顺序和组合发生。因此，通过上下文和一般说明而不是作为特定集成电路的具体或者推荐的设计流程的方式来提供该描述。
现在将提供对EDA设计过程的组件步骤(框1010)的简要描述。
***设计(框1012)：设计者描述他们想要实施的功能；设计者可以执行如果-怎么样(what-if)规划来精炼功能；检查费用等；硬件-软件架构选择可以发生在该阶段。已经可从Synopsys,Inc.获得的、可以在该步骤中使用的示例EDA产品包括Model Architect、Saber、System Studio、以及
Figure BDA0001849372680000171
产品。
逻辑设计和功能验证(框1014)：在该阶段中，针对***中的模块的高级描述语言(HDL)代码(诸如VHDL或Verilog代码)被写入，并且设计针对功能准确性而被检测。更具体地，该设计被检查以确保它响应于特定输入刺激而产生正确的输出。已经可从Synopsys,Inc.获得的、可以在该步骤中使用的示例EDA产品包括VCS、VERA、
Figure BDA0001849372680000181
Magellan、Formality、ESP、以及LEDA产品。
针对测试的合成和设计(框1016)：此处，VHDL/Verilog被翻译成网表。该网表可以针对目标技术而被优化。此外，测试的设计和实施方式准许发生检查已成品芯片。已经可从Synopsys,Inc.获得的、可在该步骤中使用的示例EDA产品包括
Figure BDA0001849372680000182
Physical Compiler、test Compiler、Power Compiler、FPGA Compiler、TetraMAX、以及
Figure BDA0001849372680000183
产品。在该阶段中，可以发生针对使用如本文中所描述的纳米线单元而优化设计。
网表验证(框1018)：在该步骤中，针对与定时约束的相符性以及与VHDL/Verilog源代码的对应性来对网表进行检查。已经可从Synopsys,Inc.获得的、可以在该步骤中使用的示例EDA产品包括Formality、PrimeTime、以及VCS产品。
设计规划(框1020)：此处，针对定时和顶级路由构造并且分析芯片的整体平面图。已经可从Synopsys,Inc.获得的、可以在该步骤中使用的示例EDA产品包括Astro和ICCompiler产品。在该阶段中，可以发生基于纳米线的单元选择、布局和优化。
物理实现(框1022)：在该步骤中，发生放置(对电路元件进行定位)和路由(连接电路元件)。已经可从Synopsys,Inc.获得的、可以在该步骤中使用的示例EDA产品包括AstroRail、Primetime、以及Star RC/XT产品。在该阶段中，可以基于本文中所描述的纳米线单元布局和结构、使用例如纳米线单元来实施或优化基于纳米线的单元布局、映射和相互连接布置。
分析和提取(框1024)：在该步骤中，在晶体管级下验证电路功能；这反过来准许进行如果-怎么样(what-if)精炼。已经可从Synopsys,Inc.获得的、可以在该阶段中使用的示例EDA产品包括Custom Designer、AstroRail、PrimeRail、Primetime、以及Star RC/XT产品。
根据本文中所描述的技术，为了在包括具有晶体管(该晶体管具有纳米线沟道)的、具有器件的逻辑电路***的集成电路设计中添加修复电路，可以确定在集成电路设计中的关键路径(框1024)，其中关键路径包括具有晶体管(该晶体管具有纳米线沟道)的特定器件(框1022)。如果关键路径不满足定时规范，则如上文所讨论的修复电路(或多个修复电路)可以被添加到被连接到在关键路径中的特定器件的集成电路设计(框1023)。该修复电路在被激活时可以向在关键路径中的特定器件施加自加热应力。
在该阶段(框1023)中，EDA设计过程可以向集成电路设计添加提供第一电源电压和高于该第一电源电压的第二电源电压的两级电源。EDA设计过程可以向集成电路设计添加控制器，该控制器被配置为在经由选择块在选择修复信号作为通向特定器件的输入信号的同时将第二电源电压提供到特定器件，并且在经由选择块在选择操作逻辑信号作为通向特定器件的输入信号的同时将第一电源电压提供到特定器件。
在该阶段(框1023)中，EDA设计过程还可以将信号源添加到集成电路设计以生成修复信号作为使得特定器件在由两级电源的第二电源电压或单级电源的电源电压供电时，以足以对特定器件的纳米线沟道引起自加热应力的一个或多个速率来重复切换的时变信号。
物理验证(框1026)：在该阶段中，各种检查功能被执行以确保以下内容的正确性：制造、电气问题、平板印刷问题、以及电路***。已经可从Synopsys,Inc.获得的、可以在该阶段中使用的示例EDA产品包括Hercules产品。
流片(tape-out)(框1027)：该阶段提供用于生产针对平板印刷用途的掩膜的“流片”数据，以生产成品芯片。已经可从可以在该阶段中使用的Synopsys,Inc.获得的示例EDA产品包括CAST(R)系列产品。
解析度增强(resolution enhancement)(框1028)：该阶段涉及对布局的几何操纵以改进设计的可制造性。已经可从Synopsys,Inc.获得的、可以在该阶段中使用的示例EDA产品包括Proteus/Progen、ProteusAF、以及PSMGen产品。
掩膜制备(框1030)：该阶段包括掩膜数据制备和写入掩膜本身两者。已经可从Synopsys,Inc.获得的、可以在该阶段中使用的示例EDA产品包括CAST(R)系列产品。
本文中所描述的基于纳米线的技术的实施例可以在上文所描述的一个或多个阶段期间(包括：例如阶段1016至阶段1022和阶段1030中的一个或多个阶段)使用。而且，纳米线单元技术提供实现工程变更次序ECO的实施方式的灵活性，包括在设计验证阶段期间修改单元尺寸。
图11是修复在集成电路上具有晶体管(该晶体管具有纳米线沟道)的存储器单元的示例流程图。可以使用装置(诸如结合图16所描述的装置)来实施在图11中所描述的步骤。
在步骤1101，感测在存储器单元的阵列中的存储器单元的读取电流，其中存储器单元在读取电流流过的电流路径上具有晶体管(该晶体管具有纳米线沟道)。使用所感测的读取电流可以确定在存储器单元的阵列中的、具有低于通过标准的读取电流一个或多个存储器单元。在制造期间、在封装(诸如在一些实施例中，以晶片的形式进行封装，或者在其他实施例中，以包装的形式进行封装)之前使用半导体测试***(例如图16中的1610)可以感测存储器单元的阵列中的存储器单元的读取电流。备选地，集成电路可以包括用于感测在集成电路上的存储器单元的读取电流的内置电路。
在步骤1102，测量集成电路或集成电路的一部分的静态泄漏电流。如果静态泄漏电流低于泄漏极限，则修复存储器单元的流程可以进行到步骤1103，否则流程可以停止。这是因为通过应力/自加热来改进器件的性能可能具有以下不希望的后果：集成电路的静态泄漏电流较高。因此，当集成电路的静态泄漏电流低于集成电路或集成电路的一部分的泄漏极限时，选择性地执行施加应力。
在步骤1103，可以存储其读取电流被感测的存储器单元的地址，例如，以用于标识需要修复的、具有晶体管(该晶体管具有纳米线沟道)的存储器单元。在一个实施例中，可以存储具有低于通过标准的读取电流的、所确定的一个或多个存储器单元的地址。此外，所确定的一个或多个存储器单元的相应电流可以与它们的地址一起存储。在一个备选实施例中，可以存储存储器单元的阵列中的所有存储器单元的地址以及它们的相应的电流。
在步骤1104，确定存储器单元的阵列中的所有存储器单元中的读取电流是否已经通过了通过标准。如果是，则流程可以停止。如果不是，则流程可以进行到步骤1105以修复其读取电流还未通过该通过标准的存储器单元。
在步骤1105，可以对具有低于通过标准的读取电流的存储器单元施加应力，以在读取电流流过的电流路径上来修复存储器单元中的晶体管的纳米线沟道。施加应力可以引起在存储器单元中的自加热。该自加热可以使得在存储器单元中电流路径上的晶体管的源极和漏极掺杂剂扩散到纳米线沟道中。
在步骤1105之后，流程可以重复步骤1101至步骤1105，使用增量的持续时间来施加应力，直到任一读取电流不低于通过标准(步骤1104→是)或者集成电路的静态泄漏电流不再低于集成电路的泄漏极限(步骤1102→否)。可以对相同存储器单元中具有纳米线沟道的不同晶体管重复步骤1101至步骤1105。在一个实施例中，在修复加热时间的增量之后再次重新测量(感测)每个被修复的存储器单元的性能，并且如果仍需要，则重复修复。该过程可以被重复，直到实现了目标性能。在一个不同的实施例中，在用于存储所感测其读取电流的存储器单元的地址的步骤1103之后、但是在用于施加应力的步骤1105之前可以执行用于检查静态泄漏电流的步骤1102。
在图11中所描述的流程可以被应用于多个存储器单元，直到集成电路的静态泄漏电流不再低于集成电路的泄漏极限(步骤1102→否)或者没有更多的具有低于该通过标准的读取电流的剩余存储器单元(步骤1104→是)。
在一个实施例中，该流程可以仅修复具有低于该通过标准的、阻碍整个集成电路实现更高频率的读取电流的一个存储器单元。在一个备选实施例中，该流程可以修复具有低于该通过标准的、阻碍整个集成电路实现更高频率的读取电流的一些存储器单元。在另外的实施例中，该流程可以修复集成电路中具有低于该通过标准的读取电流的所有存储器单元。
图12是对存储器单元施加应力以修复存储器单元中的晶体管的纳米线沟道的示例流程图。图12还图示了图11中的步骤1105。
如本文所描述的电流路径(例如图13中的1330；图14中的1430)包括存储器单元中的中间存储节点(例如图13和图14中的QL)以及被连接到存储器单元的位线(例如图13和图14中的BL)。在步骤1210，在一时间段期间，中间存储节点可以被编程为第一电压。在步骤1220，在中间存储节点被编程为第一电压之后，可以使能被连接到存储器单元的字线(例如图13和图14中的WL)。在步骤1230，对位线施加长于该时间段的持续时间的第二电压，该第二电压引起修复电流流过电流路径以用于引起电流路径上的晶体管的自加热。
在一个实例中，晶体管是第一N型器件，存储器单元包括具有纳米线沟道的第二N型器件，中间存储节点(例如图13中的QL)被耦合到第一N型器件和第二N型器件(例如图13中的PGL和PDL)，并且第一电压与低数据值对应。在一个实施例中，存储器单元利用电源电压(例如图13中的VDD)供电，并且第二电压高于电源电压。预充电器件(例如图13中的1340)可以被连接到位线(例如图13中的BL)以用于在感测到被连接到位线的存储器单元的读取电流时对位线预充电，并且第二电压(例如图13中的VDDL)低于电源电压和预充电器件的阈值电压之和。在另一实施例中，存储器单元利用电源电压供电，并且第二电压基本上等于电源电压。如本文中所使用的，术语“基本上”旨在适应制造公差。
在另一实例中，晶体管是P型器件(例如图14中的PUL)，存储器单元包括具有纳米线沟道的N型器件(例如图14中的PGL)，中间存储节点(例如图14中的QL)被耦合到P型器件和N型器件，第一电压与高数据值对应，并且第二电压低于第一电压。
图13图示了6T-SRAM(6个晶体管-静态随机存取存储器)单元的示例晶体管级示意图，反映了修复在6T-SRAM单元中、由于老化(诸如NBTI)而变弱的N型纳米线器件的过程或者简单地说，如果需要加强N型器件的过程。如本说明书中所提到的SRAM单元是不需要被定期地更新以保留所存储的数据的存储器单元。如本说明书中所提到的SRAM单元是利用多组纳米线作为晶体管的沟道结构的存储器单元。
如在图13的示例中所图示，SRAM单元1300使用一对交叉耦合的反相器作为存储元件以存储单一位的数据。该对交叉耦合的反相器包括被配置有N型下拉晶体管PDL和P型上拉晶体管PUL的第一反相器，以及被配置有N型下拉晶体管PDR和P型上拉晶体管PUR的第二反相器。第一反相器具有充当第一反相器的输出的第一中间存储节点QL。第一反相器的输出被连接到第二反相器的栅极导体(例如1320)，在该栅极导体处，输入信号被施加到第二反相器。第二反相器具有充当第二反相器的输出的第二中间存储节点QR。第二反相器的输出被连接到第一反相器的栅极导体(例如1310)，在该栅极导体处，输入信号被施加到第一反相器。SRAM单元包括N型传送门(passgate)PGL和PGR作为接入器件以提供用于数据进出SRAM单元的可切换数据路径。字线(WL)控制SRAM单元以用于读取或写入。互补位线BL和BLB提供通向传送门PGL和PGR的数据路径。
上拉晶体管PUL和PUR的源极S被连接到SRAM单元电源电压(例如VDD)，而下拉晶体管PDL和PDR的源极被连接到SRAM单元接地电压(例如GND)。上拉晶体管PUL和下拉晶体管PDL的漏极在第一反相器的第一中间存储节点QL处被连接在一起。传送门PGL被连接在第一反相器的第一中间存储节点QL与位线BL之间。传送门PGL的门接线端(gate terminal)被连接到字线WL。上拉晶体管PUR和下拉晶体管PDR的漏极在第二反相器的第二中间存储节点QR处被连接在一起。传送门PGR被连接在第二反相器的第二中间存储节点QR与位线BLB之间。传送门PGR的门接线端被连接到字线WL。
预充电器件(例如1340)控制对位线BL施加电源电压(例如VDD)以用于读取操作。缓冲器或电平移位器(例如1344)通过多路复用器(例如1342)来将数据输入信号(例如DI)连接到位线BL。缓冲器具有可以被控制以提供用于修复被连接到位线BL的N型器件的第二电压的独立电源(例如VDDL)。第二电压可以高于电源电压VDD、而低于电源电压(例如VDD)和预充电器件1340的阈值电压之和。
类似地，预充电器件(例如1350)控制对互补位线BLB施加电源电压(例如VDD)以用于读取操作。缓冲器或电平移位器(例如1354)通过多路复用器(例如1352)来将数据输入信号(例如DIB)连接到位线BLB。缓冲器具有可以被控制以提供用于修复被连接到位线BLB的N型器件的第二电压的独立电源(例如VDDL)。第二电压可以高于电源电压VDD、而低于电源电压(例如VDD)和预充电器件1350的阈值电压之和。
对于下文有关SRAM单元的读取和写入操作的简化描述，假定被存储在SRAM单元中的高数据值“1”与第一反相器的第一中间存储节点QL处于高数据值“1”、并且第二反相器的第二中间存储节点QR处于低数据值“0”时的状态对应。在读取或写入操作开始时，字线WL通过接通传送门PGL和PGR来选择SRAM单元。在读取或写入操作结束时，字线WL通过关断传送门PGL和PGR来取消选择SRAM单元。
在写入操作中，与低数据值“0”对应的电压被施加到BL和BLB中的一个，而与高数据值“1”对应的电压被施加到BL和BLB中的另一个，以改变存储元件的状态。例如，为了写入高数据值，与高数据值对应的电压被施加到位线BL，而与低数据值对应的电压被施加到位线BLB。为了写入低数据值，与低数据值对应的电压被施加到位线BL，而与高数据值对应的电压被施加到位线BLB。
当高数据值被存储在SRAM单元中时，在第一反相器中，下拉晶体管PDL被关断，而上拉晶体管PUL被接通，使得第一中间存储节点QL呈现高数据值，而在第二反相器中，下拉晶体管PDR被接通，而上拉晶体管PUR被关断，使得第二中间存储节点QR呈现低数据值。当低数据值被存储在SRAM单元中时，在第一反相器中，下拉晶体管PDL被接通，而上拉晶体管PUL被关断，使得第一中间存储节点QL呈现低数据值，而在第二反相器中，下拉晶体管PDR被关断，而上拉晶体管PUR被接通，使得第二中间存储节点QR呈现高数据值。
在读取操作中，位线BL和BLB被预充电到与高数据值“1”对应的电压电平(例如VDD)，并且SRAM单元由字线WL选择。如果高数据值“1”被存储在SRAM单元中，则电流流过传送门PGR和下拉晶体管PDR到接地，以及流过上拉晶体管PUL和传送门PGL到位线BL。如果低数据值“0”被存储在SRAM单元中，则电流流过上拉晶体管PUR和传送门PGR到位线BLB，以及流过传送门PGL和下拉晶体管PDL到接地。
如在图13的示例中的所示出，可以通过以下方式来修复电流路径1330上的两个N型器件(例如传送门PGL和下拉晶体管PDL)：在一时间段期间将第一中间节点QL编程为第一电压，然后使能被连接到存储器单元的字线WL，并且将位线BL加压到第二电压达长于该时间段的持续时间。第二电压会引起电流流过电流路径1330以用于使两个N型器件(例如PGL和PDL)自加热。第二电压可以高于电源电压VDD、而低于电源电压(例如VDD)和预充电器件1340的阈值电压之和。第一电压与第二电压之间的电压差可以确保流过电流路径1330的应力电流强得足以引起自加热以用于修复N型器件(例如PGL和PDL)。
类似地，可以通过以下方式来修复电流路径1335上的两个N型器件(例如传送门PGR和下拉晶体管PDR)：在一时间段期间将第二中间节点QR编程为第一电压，然后使能被连接到存储器单元的字线WL，并且将位线BL加压到第二电压达长于该时间段的持续时间。第二电压可以引起电流流过电流路径1335以用于引起两个N型器件(例如PGR和PDR)的自加热。第二电压可以高于电源电压VDD、而低于电源电压(例如VDD)和预充电器件1350的阈值电压之和。第一电压与第二电压之间的电压差可以确保流过电流路径1335的应力电流强得足以引起自加热以用于修复N型器件(例如PGR和PDR)。
首先可以使用表征SRAM阵列的每个存储器单元的读取电流的过程来确定I-Read分布，以及确定包括具有需要修复的纳米线沟道的器件的存储器单元。
图14图示了6T-SRAM单元的示例晶体管级示意图，反映了修复6T-SRAM单元中、由于老化(诸如NBTI)而变弱的P型纳米线器件的过程或者简单地说，如果需要加强P型器件的过程。结合图13对6T-SRAM的结构的描述适用于图14，并且对于图14不再重复。
如在图14的示例中所示出，通过以下方式来修复电流路径1430上的P型器件(例如上拉晶体管PUL)：在第一中间节点QL处写入高数据值“1”，然后使能字线WL，电源电压VDD被升高到期望的应力电压，而位线BL被设置为处于引起电流流过被连接在VDD与第一中间存储节点QL之间的P-器件的期望电压。例如，位线BL可以被设置为低于第一中间节点QL处的电压的电压以确保流过电流路径1430的应力电流强得足以引起自加热以用于修复P型器件PUL。
类似地，可以通过以下方式来修复电流路径1435上的P型器件(例如上拉晶体管PUR)：在第二中间节点QR处写入高数据值“1”，然后使能字线WL，电源电压VDD被升高到期望的应力电压，而互补位线BLB被设置为处于引起电流流过被连接在VDD与第二中间存储节点QR之间的P-器件的期望电压。例如，互补位线BLB可以被设置为低于第二中间节点QR处的电压的电压以确保流过电流路径1435的应力电流强得足以引起自加热以用于修复P型器件PUR。
在一个实施例中，在修复加热时间的增量之后再次重新测量(感测)每个被修复的单元的性能，并且如果仍需要，则重复修复。该过程可以被重复，直到实现了目标性能。
图15A、图15B和图15C是适用于与本技术的实施例一起使用以及修复本技术的电路实施例的计算机***的简化框图。计算机***1510通常包括经由总线子***1512来与若干***设备(peripheral device)通信的至少一个处理器(processor)1514。这些***设备可以包括存储子***1524，该存储子***1524包括如结合图10所描述的、具有纳米线单元库的EDA软件，以如本文所描述的那样确定关键路径并且在该关键路径中添加修复电路。存储子***可以包括存储器子***1526和文件存储子***1528、用户界面输入设备1522、用户界面输出设备1520、以及网络接口子***1516。输入和输出设备允许与计算机***1510进行用户交互。网络接口子***1516提供通向外部网络的接口(包括通向通信网络1518的接口)，并且经由通信网络1518被耦合到其他计算机***中的对应接口设备。通信网络1518可以包括许多相互连接的计算机***和通信链路。这些通信链路可以是有线链路、光链路、无线链路或用于信息通信的任何其他机构(mechanism)。虽然在一个实施例中，通信网络1518是互联网，但是通信网络1518可以是任何合适的计算机网络。
用户界面输入设备1522可以包括：键盘、指向设备(诸如鼠标、轨迹球、触摸板、或图形输入板)、扫描仪、并入显示器的触摸屏、音频输入设备(诸如语音识别***、麦克风、以及其他类型的输入设备)。一般地，对术语“输入设备”的使用旨在包括将信息输入到计算机***1510中或通信网络1518的所有可能类型的设备和方式。
用户界面输出设备1520可以包括：显示子***、打印机、传真机、或非视觉显示器(诸如音频输出设备)。显示子***可以包括：阴极射线管(CRT)、平板设备(诸如液晶显示器(LCD))、投影设备、或用于创建可视图像的一些其他机构(mechanism)。显示子***还可以诸如经由音频输出设备来提供非视觉显示。一般地，对术语“输出设备”的使用旨在包括将信息从计算机***1510输出到用户、或另一机器或计算机***的所有可能类型的设备和方式。
存储子***1524存储提供本文所描述的EDA工具中的一些或所有EDA工具、和应用于库的单元的开发以及使用库的物理和逻辑设计的工具的功能的基本编程和数据结构。这些模块一般地由处理器1514执行。工具包括用于标识具有特定晶体管(该特定晶体管具有纳米线沟道)的特定器件、并且向集成电路设计添加在被激活时通过自加热来修复特定晶体管的控制器的逻辑。工具还包括用于在如上文所描述的那样以***修复电路来对集成电路设计进行分析的逻辑。
存储子***1526通常包括若干存储器，包括：用于在程序执行期间存储指令和数据的主随机存取存储器(RAM)1530，以及将固定指令存储在其中的只读存储器(ROM)1532。文件存储子***1528为程序和数据文件提供持久存储，并且可以包括硬盘驱动器、软盘驱动器以及关联的可移动介质、CD-ROM驱动器、光学驱动器、或可移动介质盒。实施某些实施例的功能的数据库和模块可以通过文件存储子***1528存储。
总线子***1512提供用于使计算机***1510的各个组件和子***如预期的一样彼此通信的机制(mechanism)。虽然总线子***1512被示意性地示出为单根总线，但是总线子***的备选实施例可以使用多根总线。
计算机***1510本身可以是各种类型，包括：个人计算机、便携式计算机、工作站、计算机终端、网络计算机、电视机、大型机、或任何其他数据处理***或用户设备。归因于计算机和网络的不断变化的性质，在图15A中所描绘的计算机***1510的描述出于说明优选实施例的目的仅旨在作为一个具体示例。计算机***1510的许多其他配置可以具有比在图15A中所描绘的计算机***更多或更少的组件。
图15B示出了存储器1540，诸如与文件存储子***1528和/或与网络接口子***1516相关联的非暂时性、计算机可读数据存储介质，并且可以包括指定电路设计的数据结构，该电路设计包括来自纳米线单元库中的单元、或其他基于纳米线单元的单元。在其他实施例中，存储器1540存储包括使用柔性纳米线单元结构所实施的单元的单元库。存储器1540可以是硬盘、软盘、CD-ROM、光学介质、可移动介质盒、或以易失性或非易失性形式地存储计算机可读数据的其他介质。存储器1540被示出为存储电路设计1580，包括：例如对实施包括具有晶体管(该晶体管具有纳米线沟道)的特定器件的路径的逻辑电路***的几何特征的描述；以及被连接到路径中的特定器件的修复电路，修复电路包括在多个信号之中选择作为通向特定器件的输入信号、利用本文所描述的技术创建的选择块。多个信号可以包括修复信号和操作逻辑信号，修复信号是：诸如，在特定器件被激活时将自加热应力施加到特定器件的纳米线沟道。电路设计1580可以包括：例如具有晶体管(该晶体管具有纳米线沟道)的存储器单元。电路设计1580可以包括被配置为如本文描述的那样通过自加热来修复具有纳米线沟道的特定晶体管的控制器。例如，具有纳米线沟道的特定晶体管可以位于逻辑电路***中的路径中的特定器件中、或存储器单元中。本文所描述的技术改进了EDA过程，使得能够更有效地利用纳米线器件和操作参数具有广泛的可变性的其他器件。而且，使用该技术的设计工具也被改进，并且可以更有效地操作，使得可以利用更少的处理资源来达到使用纳米线器件的最终设计。
图15C是表示利用所描述的技术所创建的、包括纳米线单元以及被配置为通过自加热来修复具有纳米线沟道的特定晶体管的控制器的集成电路1590的框。集成电路可以包括：逻辑电路***中的路径，该路径包括具有晶体管(该晶体管具有纳米线沟道)的特定器件；以及被连接到路径中的特定器件的修复电路，该修复电路包括在多个信号之中选择作为通向特定器件的输入信号的选择块。多个信号可以包括修复信号和操作逻辑信号，修复信号是：诸如，在特定器件被激活时将自加热应力施加到特定器件的纳米线沟道。控制器可以被配置为使用如本文所描述的修复电路来对路径中的特定器件中的晶体管的纳米线沟道执行修复过程。集成电路可以包括具有晶体管(该晶体管具有纳米线沟道)的存储器单元，并且控制器可以被配置为如本文所描述的那样对存储器单元中的晶体管的纳米线沟道执行修复过程。
图16图示了包括用于修复具有晶体管(该晶体管具有纳米线沟道)的、具有器件的逻辑电路***和/或在集成电路上具有晶体管(该晶体管具有纳米线沟道)的存储器单元的逻辑的装置的一个示例。逻辑可以包括：计算逻辑电路***中的可修复路径的定时松弛；并且如果所计算的定时松弛为负，则在可修复路径中对具有晶体管(该晶体管具有纳米线沟道)的特定器件施加应力以改变可修复路径的定时松弛。在该示例中，该装置包括被用于对集成电路1640执行或使得对集成电路1640执行如本文所讨论的、修复逻辑电路***和/或存储器单元的过程的处理器***1610。集成电路1640在制造期间、在封装(诸如在一些实施例中，以晶片形式进行封装)之前被连接到***1610。在其他实施例中，***1610可以被连接到以包装形式的集成电路。
逻辑可以包括：确定具有低于通过标准的读取电流的存储器单元，其中存储器单元在读取电流流过的电流路径上具有晶体管(该晶体管具有纳米线沟道)；以及对存储器单元施加应力，以在电流路径上修复存储器单元中的晶体管的纳米线沟道。在该示例中，该装置包括被用于对集成电路1640执行或使得对集成电路1640执行如本文所讨论的、修复存储器单元的过程的处理器***1610。集成电路1640在制造期间、在封装(诸如在一些实施例中，以晶片形式进行封装)之前被连接到***1610。在其他实施例中，***1610被连接到以包装形式的集成电路。
被用于对集成电路执行修复存储器单元的过程的示例***可以包括使用被用于测试的设备、或使用类似被用于测试的设备的设备(该设备包括用于接入集成电路(诸如晶片探测电路、电压源等)的电路***)来在生产线中执行的经编程的过程。例如，生产线可以具有多个器件测试器、多个器件探测器、多个器件处理器(handler)、以及被配置为连接到集成电路的多个接口测试适配器，该集成电路可以被配置为控制本文所描述的过程的执行。在一个备选方案中，***可以被配置为与被封装的集成电路进行交互，并且可以远离集成电路的生产线部署，诸如在利用集成电路的原始设备制造商的装配安装处。
如在图16中所示出，示例***1610包括修复逻辑和驱动器(REPAIR LOGIC andDriver)1620、以及器件处理器(handler)/探测器1630。待经受修复逻辑和驱动器1620的集成电路1640被耦合到器件处理器(handler)/探测器1630。集成电路1640可以包括具有晶体管(该晶体管具有纳米线沟道)的、具有器件的逻辑电路***1650和/或具有晶体管(该晶体管具有纳米线沟道)的存储器单元1660。在制造集成电路期间，***1610可以对集成电路执行本文中所标识的动作以修复逻辑电路***和/或存储器单元。
如参考图15C所描述的，***1610中的示例集成电路可以是集成电路1590。在制造集成电路1590期间，***1610可以对集成电路执行本文所标识的动作以修复逻辑电路***。
使用如本文所描述的本申请的技术，在关键路径中具有纳米线沟道的器件可以被修复，所以，关键路径将不会阻止逻辑电路***以目标时钟频率执行。使用如本文所描述的本申请的技术，具有晶体管(该晶体管具有纳米线沟道)的存储器单元可以被修复，所以，存储器速度可以被恢复，并且包括具有晶体管(该晶体管具有纳米线沟道)的存储器单元的集成电路的良品率可以被提高。
如本文所使用的术语“纳米线”是具有小于10nm的最小横截面尺度、并且可以被绝缘材料覆盖的一段材料(例如硅)。纳米线具有“纵向”方向，如本文所使用的，该“纵向”方向是电流方向。“最小横截面尺度”是在垂直于纵向方向的平面中所截取的材料的最小尺度。如本文所使用的，纳米线的“长度”是指其在纵向方向上的长度。纳米线可以利用其纵向方向或垂直或水平取向来制造。一些制造过程形成水平取向的纳米线，该水平取向的纳米线在横截面平面中比它们的高度更宽，在这种情况下，纳米线有时被称为“纳米片”。出于本文中讨论的目的，术语“纳米线”和“纳米片”可互换使用。
此外，如本文所使用的，术语“纳米线”本身并不暗示任何特定的掺杂分布。因此，如本文所使用的，“纳米线”可以包含具有导电性的一个或多个纵向区段，并且如果适用于纳米线的特定材料(掺杂浓度)，则适用于操作为晶体管的沟道、晶体管的源极、晶体管的漏极、或相互连接。如本文所使用的，“纳米线晶体管”是指具有纳米线沟道的纳米线，具有纳米线沟道的纳米线的导电性是由在横截面平面中围绕它的栅极堆叠所控制的、由源极/漏极区纵向限制的。纳米线晶体管有时被称为“栅极全环绕场效应晶体管(gate all-aroundfield effect transistor)”(GAAFET)。水平取向的纳米线可以被垂直堆叠在不同的层中，其中栅极堆叠材料不仅围绕包括水平取向的纳米线的整个结构，而且还在纳米线层之间。由栅极堆叠材料个别地围绕的这种纳米线层在本文中被认为构成分离的纳米线沟道。这种堆叠结构中的垂直相邻的源极/漏极材料通常(但不一定)被电连接在一起，或被形成为用于堆叠中的所有层的共享的源极/漏极材料。无论垂直相邻的源极/漏极区是否被连接在一起，被形成在每个层中的晶体管在本文中都被认为构成分离的、如本文所使用的术语“纳米线晶体管”。
条款
以下条款描述了针对包括与本发明相关的纳米线和2D材料条带的集成电路组件的设计工具的各个方面。
条款1.一种用于修复具有晶体管(该晶体管具有纳米线沟道)的集成电路设计的方法，包括：
标识具有特定晶体管(该特定晶体管具有纳米线沟道)的特定器件；以及
对特定器件施加应力以使用自加热来修复特定晶体管。
条款2.根据条款1的方法，其中集成电路设计包括具有晶体管(该晶体管具有纳米线沟道)的存储器单元，
其中特定器件包括具有低于通过标准的读取电流的存储器单元，该存储器单元在读取电流流过的电流路径上具有特定晶体管(该特定晶体管具有纳米线沟道)，以及
其中对特定器件施加应力包括：对存储器单元施加应力，以在电流路径上修复在存储器单元中的特定晶体管的纳米线沟道。
条款3.根据条款2的方法，还包括确定特定器件，包括：
感测存储器单元的阵列中的存储器单元的读取电流，存储器单元在读取电流流过的电流路径上具有晶体管(该晶体管具有纳米线沟道)；以及
使用所感测的读取电流来确定存储器单元的阵列中的、具有低于通过标准的读取电流的一个或多个存储器单元。
条款4.根据条款3的方法，包括：
存储具有低于通过标准的读取电流的所确定的一个或多个存储器单元的地址。
条款5.根据条款2的方法，其中上述应力在存储器单元中引起自加热，该自加热使得特定晶体管的源极和漏极掺杂剂扩散到纳米线沟道中。
条款6.根据条款2的方法，其中上述施加应力使得流过包括特定晶体管的纳米线沟道的电流路径的读取电流增加。
条款7.根据条款2的方法，包括：
测量集成电路的静态泄漏电流；以及
在上述施加应力之前，确定集成电路的静态泄漏电流低于集成电路的泄漏极限。
条款8.根据条款2的方法，还包括：
确定具有低于通过标准的第二读取电流的第二存储器单元，该第二存储器单元在第二读取电流流过的电流路径上具有第二晶体管(该第二晶体管具有纳米线沟道)；
确定集成电路的静态泄漏电流是否低于集成电路的泄漏极限；以及
仅在此情况下，对第二存储器单元施加应力，以在第二电流路径上修复第二存储器单元中的第二晶体管的纳米线沟道。
条款9.根据条款2的方法，包括：
重复上述施加应力，直到读取电流不低于该通过标准，每次重复上述施加应力这样做的持续时间比先前发生上述施加应力的持续时间长。
条款10.根据条款2的方法，其中电流路径包括存储器单元中的中间存储节点、以及被连接到存储器单元的位线，上述施加应力包括：
在一时间段期间将中间存储节点编程为第一电压；
在中间存储节点被编程为第一电压之后，使能被连接到存储器单元的字线；以及
对位线施加长于该时间段的持续时间的第二电压，该第二电压引起修复电流流过电流路径以用于使电流路径上的晶体管自加热。
条款11.一种包括具有晶体管(该晶体管具有纳米线沟道)的器件的集成电路，包括：
特定器件，具有特定晶体管(该特定晶体管具有纳米线沟道)；以及
电路***，该电路***在被激活时使用自加热来修复特定晶体管。
条款12.根据条款11的、包括具有晶体管(该晶体管具有纳米线沟道)的存储器单元的集成电路，该特定器件是存储器单元中的特定存储器单元，特定晶体管位于通过特定存储器单元中的中间存储节点的电流路径上，包括：
电路***中的控制器，被配置为对特定存储器单元中的特定晶体管的纳米线沟道执行修复过程，该修复过程包括：
在一时间段期间将中间存储节点编程为第一电压；
在中间存储节点被编程为第一电压之后，使能被连接到特定存储器单元的字线；以及
对被连接到特定存储器单元的位线施加长于该时间段的持续时间的第二电压，该第二电压引起修复电流流过电流路径以用于使电流路径上的特定晶体管自加热。
条款13.一种用于改进具有晶体管(该晶体管具有纳米线沟道)的集成电路设计的方法，包括：
标识具有特定晶体管(该特定晶体管具有纳米线沟道)的特定器件；以及
向集成电路设计添加电路***，该电路***在被激活时使用自加热来修复特定晶体管。
条款14.根据条款13的方法，其中集成电路设计包括具有晶体管(该晶体管具有纳米线沟道)的存储器单元，特定器件是存储器单元中的特定存储器单元，该特定晶体管位于通过特定存储器单元中的中间存储节点的电流路径上，该方法包括：
将所添加的电路***配置为对特定存储器单元中的特定晶体管的纳米线沟道执行修复过程，该修复过程包括：
在一时间段期间将中间存储节点编程为第一电压；
在中间存储节点被编程为第一电压之后，使能被连接到特定存储器单元的字线；以及
对被连接到特定存储器单元的位线施加长于该时间段的持续时间的第二电压，该第二电压引起修复电流流过电流路径以用于使电流路径上的特定晶体管自加热。
条款15.根据条款10或14的方法，其中特定晶体管是第一N型器件，特定存储器单元包括具有纳米线沟道的第二N型器件，中间存储节点被耦合到第一N型器件和第二N型器件，并且第一电压低于第二电压。
条款16.根据条款12的集成电路，其中特定晶体管是第一N型器件，特定存储器单元包括具有纳米线沟道的第二N型器件，中间存储节点被耦合到第一N型器件和第二N型器件，并且第一电压低于第二电压。
条款17.根据条款10或14的方法，其中特定存储器单元利用电源电压供电，并且第二电压高于电源电压。
条款18.根据条款12的集成电路，其中特定存储器单元利用电源电压供电，并且第二电压高于电源电压。
条款19.根据条款10或14的方法，其中特定存储器单元利用电源电压供电，预充电器件被连接到位线以用于在感测被连接到位线的特定存储器单元的读取电流时对位线进行预充电，并且第二电压高于电源电压、而低于电源电压和预充电器件的阈值电压之和。
条款20.根据条款12的集成电路，其中特定存储器单元利用电源电压供电，预充电器件被连接到位线以用于在感测被连接到位线的特定存储器单元的读取电流时对位线进行预充电，并且第二电压高于电源电压、而低于电源电压和预充电器件的阈值电压之和。
条款21.根据条款10或14的方法，其中特定存储器单元利用电源电压供电，并且第二电压基本上等于电源电压。
条款22.根据条款12的集成电路，其中特定存储器单元利用电源电压供电，并且第二电压基本上等于电源电压。
条款23.根据条款10或14的方法，其中特定晶体管是P型器件，特定存储器单元包括具有纳米线沟道的N型器件，中间存储节点被耦合到P型器件和N型器件，并且第二电压低于第一电压。
条款24.根据条款12的集成电路，其中特定晶体管是P型器件，特定存储器单元包括具有纳米线沟道的N型器件，中间存储节点被耦合到P型器件和N型器件，并且第二电压低于第一电压。
条款25.根据条款13的方法，其中集成电路设计包括具有晶体管(该晶体管具有纳米线沟道)的、具有器件的逻辑电路***，
其中标识具有特定晶体管(该特定晶体管具有纳米线沟道)的特定器件包括确定逻辑电路***中的关键路径，该关键路径包括具有特定晶体管(该特定晶体管具有纳米线沟道)的特定器件，
以及其中向集成电路进行添加包括：将修复电路添加到被连接到关键路径中的特定器件的集成电路设计，该修复电路在被激活时将自加热应力施加到关键路径中的特定器件。
条款26.根据条款25的方法，修复电路可以包括在多个信号之中选择作为通向特定器件的输入信号的选择块，多个信号包括修复信号和操作逻辑信号，修复信号是诸如，在特定器件被激活时将自加热应力施加到特定器件的纳米线沟道。
条款27.根据条款26的方法，包括：
将信号源添加到集成电路设计以生成修复信号作为使得特定器件以足以对特定器件的纳米线沟道引起自加热应力的一个或多个速率来重复切换的时变信号。
条款28.根据条款26的方法，包括：
将两级电源添加到集成电路设计，该两级电源提供第一电源电压和高于该第一电源电压的第二电源电压；以及
将控制器添加到集成电路设计，该控制器被配置为在经由选择块来选择修复信号作为通向特定器件的输入信号的同时将第二电源电压提供到特定器件，并且在经由选择块来选择操作逻辑信号作为通向特定器件的输入信号的同时将第一电源电压提供到特定器件。
条款29.根据条款26的方法，该方法还包括计算逻辑电路***中的多个信号路径中的每个信号路径的定时松弛，其中上述确定关键路径包括选择其中所计算的定时松弛为负的信号路径。
条款30.根据条款11的、包括具有晶体管(该晶体管具有纳米线沟道)的、具有器件的逻辑电路***的集成电路，包括：
逻辑电路***中的可修复路径，该可修复路径包括具有特定晶体管(该特定晶体管具有纳米线沟道)的特定器件；以及
修复电路，被连接到可修复路径中的特定器件，该修复电路包括在多个信号之中选择作为通向特定器件的输入信号的选择块，多个信号包括修复信号和操作逻辑信号，该修复信号是诸如，在特定器件被激活时将自加热应力施加到特定器件的纳米线沟道。
条款31.根据条款30的集成电路，包括：
信号源，用于生成修复信号作为使得特定器件以足以对特定器件的纳米线沟道引起自加热应力的一个或多个速率来重复切换的时变信号。
条款32.根据条款30的集成电路，包括：
两级电源，提供第一电源电压和高于该第一电源电压的第二电源电压；以及
控制器，被配置为在经由选择块来选择修复信号作为通向特定器件的输入信号的同时将第二电源电压提供到特定器件，并且在经由选择块来选择操作逻辑信号作为通向特定器件的输入信号的同时将第一电源电压提供到特定器件。
条款33.根据条款32的集成电路，包括：
逻辑电路***中的第二可修复路径，该第二可修复路径包括具有晶体管(该晶体管具有纳米线沟道)的第二器件；
第二修复电路，被连接到第二可修复路径中的第二器件，该第二修复电路包括在多个信号之中选择作为通向特定器件的输入信号的选择块，多个信号包括第二修复信号和第二操作逻辑信号，第二修复信号是诸如，在第二特定器件被激活时将自加热应力施加到第二特定器件的纳米线沟道；以及
控制器，被配置为在上述选择修复信号作为通向特定器件的输入信号的同时经由第二选择块来选择第二修复信号作为通向第二器件的第二输入信号，第二修复信号是使得第二器件以足以对第二器件的纳米线沟道引起自加热应力的一个或多个速率来重复切换的时变信号。
条款34.根据条款1的方法，其中集成电路设计包括具有晶体管(该晶体管具有纳米线沟道)的、具有器件的逻辑电路***，
其中逻辑电路***包括具有负定时松弛的可修复路径，以及
其中对特定器件施加应力包括：对可修复路径中的具有特定晶体管(该特定晶体管具有纳米线沟道)的特定器件施加应力以改变可修复路径的定时松弛。
条款35.根据条款34的、还包括标识可修复路径的方法，包括：感测可修复路径的速度。
条款36.根据条款34的方法，包括：
测量集成电路的静态泄漏电流；以及
在施加应力之前，确定集成电路的静态泄漏电流低于集成电路的泄漏极限。
条款37.根据条款34的方法，其中上述施加应力使得通过包括晶体管的纳米线沟道的可修复路径的读取电流增加。
条款38.根据条款34的方法，其中上述施加应力对特定器件的纳米线沟道引起自加热应力，该自加热应力使得特定器件中的晶体管的源极和漏极掺杂剂扩散到纳米线沟道中。
条款39.根据条款34的方法，包括：
重复上述施加应力，直到可修复路径的定时松弛不是负的，每次重复上述施加应力这样做的持续时间比先前发生上述施加应力的持续时间长。
条款40.根据条款34的方法，其中逻辑电路***包括被连接到可修复路径中的特定器件的修复电路，该修复电路包括从包括修复信号和操作逻辑信号的多个信号之中选择作为通向特定器件的输入信号的选择块，并且集成电路包括提供第一电源电压和高于该第一电源电压的第二电源电压的两极电源，上述施加应力包括：
将第二电源电压提供到特定器件；以及
经由选择块来选择修复信号作为通向特定器件的输入信号。
条款41.根据条款40的方法，其中修复信号是使得特定器件以足以对特定器件的纳米线沟道引起自加热应力的一个或多个速率来重复切换的时变信号。
条款42.根据条款40的方法，其中集成电路***包括：包括具有晶体管(该晶体管具有纳米线沟道)的第二器件的第二可修复路径，以及被连接到第二可修复路径中的第二器件的第二修复电路，该第二修复电路包括在多个信号之中选择作为通向第二器件的第二输入信号的第二选择块，多个信号包括第二修复信号和第二操作逻辑信号，第二修复信号是诸如，在第二器件被激活时将自加热应力施加到第二器件的纳米线沟道，该方法包括：
在上述选择修复信号作为通向特定器件的输入信号的同时经由第二选择块来选择第二修复信号作为通向第二器件的第二输入信号，第二修复信号是使得第二器件以足以对第二器件的纳米线沟道引起自加热应力的一个或多个速率来重复切换的时变信号。
条款43.一种以非暂时性方式来存储可由计算机***执行的计算机可读指令的计算机可读介质，包括：
计算机指令，可由计算机***执行以改进包括具有纳米线沟道的晶体管的集成电路设计，该计算机指令在被计算机***中的处理器(processor)执行时执行以下步骤：
标识具有特定晶体管(该特定晶体管具有纳米线沟道)的特定器件；以及
向集成电路设计添加电路***，该电路***在被激活时使用自加热来修复特定晶体管。
条款44.根据条款43的计算机可读介质，集成电路设计包括具有晶体管(该晶体管具有纳米线沟道)的、具有器件的逻辑电路***，
其中标识特定器件包括确定逻辑电路***中的关键路径，该关键路径包括具有晶体管(该晶体管具有纳米线沟道)的特定器件，
以及其中向集成电路添加包括将修复电路添加到被连接到关键路径中的特定器件的集成电路设计，该修复电路在被激活时将自加热应力施加到关键路径中的特定器件。
条款45.根据条款44的计算机可读介质，修复电路包括在多个信号之中选择作为特定器件的输入信号的选择块，多个信号包括修复信号和操作逻辑信号，修复信号是诸如，在特定器件被激活时将自加热应力施加到特定器件的纳米线沟道。
条款46.根据条款45的计算机可读介质，该计算机指令包括：
将信号源添加到集成电路设计以生成修复信号作为使得特定器件以足以对特定器件的纳米线沟道引起自加热应力的一个或多个速率来重复切换的时变信号。
条款47.根据条款45的计算机可读介质，该计算机指令包括：
将两级电源添加到集成电路设计，该两级电源提供第一电源电压和高于该第一电源电压的第二电源电压；以及
将控制器添加到集成电路设计，该控制器被配置为在经由选择块来选择修复信号作为通向特定器件的输入信号的同时将第二电源电压提供到特定器件，并且在经由选择块来选择操作逻辑信号作为通向特定器件的输入信号的同时将第一电源电压提供到特定器件。
条款48.根据条款45的计算机可读介质，该计算机指令包括：
计算逻辑电路***中的多个信号路径中的每个信号路径的定时松弛，
其中上述确定关键路径包括选择其中所计算的定时松弛为负的信号路径。
条款49.一种用于改进具有晶体管(该晶体管具有纳米线沟道)的集成电路设计的计算机***，包括：
用于标识具有特定晶体管(该特定晶体管具有纳米线沟道)的特定器件的装置；以及
用于向集成电路设计添加在被激活时使用自加热来修复特定晶体管的电路***的装置。
条款50.根据条款49的计算机***，其中集成电路设计包括具有晶体管(该晶体管具有纳米线沟道)的存储器单元，
以及其中特定晶体管是在读取电流从存储器单元中的一个存储器单元流过的电流路径上的晶体管。
条款51.根据条款49的计算机***，其中集成电路设计包括具有晶体管(该晶体管具有纳米线沟道)的、具有器件的逻辑电路***，
以及其中特定晶体管是逻辑电路***的逻辑元件中的晶体管。
条款52.根据条款51的计算机***，包括：
用于确定逻辑电路***中的关键路径的装置，关键路径包括具有特定晶体管(该特定晶体管具有纳米线沟道)的特定器件，
其中用于向集成电路添加的上述装置包括用于将修复电路添加到被连接到关键路径中的特定器件的装置，修复电路在被激活时将自加热应力施加到关键路径中的特定器件。
条款53.根据条款52的计算机***，修复电路包括在多个信号之中选择作为通向特定器件的输入信号的选择块，多个信号包括修复信号和操作逻辑信号，修复信号是诸如，在特定器件被激活时将自加热应力施加到特定器件的纳米线沟道施。
条款54.根据条款53的计算机***，包括：
用于将信号源添加到集成电路设计以生成修复信号作为使得特定器件以足以对特定器件的纳米线沟道引起自加热应力的一个或多个速率来重复切换的时变信号的装置。
条款55.根据条款53的计算机***，包括：
用于将两级电源添加到集成电路设计的装置，两级电源提供第一电源电压和高于该第一电源电压的第二电源电压；以及
用于将控制器添加到集成电路设计的装置，控制器被配置为在经由选择块来选择修复信号作为通向特定器件的输入信号的同时将第二电源电压提供到特定器件，并且在经由选择块来选择操作逻辑信号作为通向特定器件的输入信号的同时将第一电源电压提供到特定器件。
条款56.根据条款53的计算机***，包括：
用于计算逻辑电路***中的多个信号路径中的每个信号路径的定时松弛的装置，其中用于确定关键路径的上述装置包括用于选择其中所计算的定时松弛为负的信号路径的装置。
我们的要求如权利要求书所限定的。

Claims (26)

1.一种用于修复具有晶体管的集成电路设计的方法，所述晶体管具有纳米线沟道，所述方法包括：
标识具有特定晶体管的特定器件，所述特定晶体管具有纳米线沟道；以及
对所述特定器件施加应力以使用自加热来修复所述特定晶体管，
其中所述集成电路设计包括具有晶体管的存储器单元，所述晶体管具有纳米线沟道；
其中所述特定器件包括具有低于通过标准的读取电流的存储器单元，所述存储器单元在所述读取电流流过的电流路径上具有所述特定晶体管，所述特定晶体管具有所述纳米线沟道；以及
其中对所述特定器件施加所述应力包括：对所述存储器单元施加所述应力，以在所述电流路径上修复所述存储器单元中的所述特定晶体管的所述纳米线沟道。
2.根据权利要求1所述的方法，还包括确定所述特定器件，包括：
感测在存储器单元的阵列中的存储器单元的读取电流，所述存储器单元在所述读取电流流过的电流路径上具有晶体管，所述晶体管具有纳米线沟道；以及
使用所感测的所述读取电流来确定在所述存储器单元的阵列中的、具有低于所述通过标准的读取电流的一个或多个存储器单元。
3.根据权利要求2所述的方法，包括：
存储具有低于所述通过标准的读取电流的所确定的所述一个或多个存储器单元的地址。
4.根据权利要求1所述的方法，其中所述应力在所述存储器单元中引起自加热，所述自加热使得所述特定晶体管的源极和漏极掺杂剂扩散到所述纳米线沟道中。
5.根据权利要求1所述的方法，其中所述施加所述应力使得通过包括所述特定晶体管的所述纳米线沟道的所述电流路径的所述读取电流增加。
6.根据权利要求1所述的方法，包括：
测量所述集成电路的静态泄漏电流；以及
在所述施加所述应力之前，确定所述集成电路的所述静态泄漏电流低于所述集成电路的泄漏极限。
7.根据权利要求6所述的方法，还包括：
确定具有低于通过标准的第二读取电流的第二存储器单元，所述第二存储器单元在所述第二读取电流流过的电流路径上具有第二晶体管，所述第二晶体管具有纳米线沟道；
确定所述集成电路的所述静态泄漏电流是否低于所述集成电路的所述泄漏极限；以及
仅在此情况下，对所述第二存储器单元施加应力，以在所述电流路径上修复所述第二存储器单元中的所述第二晶体管的所述纳米线沟道。
8.根据权利要求1所述的方法，包括：
重复所述施加所述应力，直到所述读取电流不低于所述通过标准，每次重复所述施加所述应力这样做的持续时间比先前发生所述施加所述应力的持续时间长。
9.根据权利要求1所述的方法，其中所述电流路径包括所述存储器单元中的中间存储节点、以及被连接到所述存储器单元的位线，所述施加应力包括：
在一时间段期间将所述中间存储节点编程为第一电压；
在所述中间存储节点被编程为所述第一电压之后，使能被连接到所述存储器单元的字线；以及
对所述位线施加长于所述时间段的持续时间的第二电压，所述第二电压引起修复电流流过所述电流路径以用于使所述电流路径上的所述特定晶体管自加热。
10.根据权利要求9所述的方法，其中所述特定晶体管是第一N型器件，所述存储器单元包括具有纳米线沟道的第二N型器件，所述中间存储节点被耦合到所述第一N型器件和所述第二N型器件，并且所述第一电压低于所述第二电压。
11.根据权利要求9所述的方法，其中所述存储器单元利用电源电压供电，并且所述第二电压高于所述电源电压。
12.根据权利要求9所述的方法，其中所述存储器单元利用电源电压供电，预充电器件被连接到所述位线以用于在感测被连接到所述位线的所述存储器单元的读取电流时对所述位线预充电，并且所述第二电压高于所述电源电压、而低于所述电源电压和所述预充电器件的阈值电压之和。
13.根据权利要求9所述的方法，其中所述存储器单元利用电源电压供电，并且所述第二电压基本上等于所述电源电压。
14.根据权利要求9所述的方法，其中所述特定晶体管是P型器件，所述存储器单元包括具有纳米线沟道的N型器件，所述中间存储节点被耦合到所述P型器件和所述N型器件，并且所述第二电压低于所述第一电压。
15.一种包括具有晶体管的器件的集成电路，所述晶体管具有纳米线沟道，所述集成电路包括：
特定器件，具有特定晶体管，所述特定晶体管具有纳米线沟道；
电路***，在所述电路***被激活时使用自加热来修复所述特定晶体管；以及
具有晶体管的存储器单元，所述晶体管具有纳米线沟道，所述特定器件是所述存储器单元中的特定存储器单元，所述特定晶体管位于通过所述特定存储器单元中的中间存储节点的电流路径上，所述集成电路包括：
控制器，处于所述电路***中、被配置为对所述特定存储器单元中的所述特定晶体管的所述纳米线沟道执行修复过程，所述修复过程包括：
在一时间段期间将所述中间存储节点编程为第一电压；
在所述中间存储节点被编程为所述第一电压之后，使能被连接到所述特定存储器单元的字线；以及
对被连接到所述特定存储器单元的位线施加长于所述时间段的持续时间的第二电压，所述第二电压引起修复电流流过所述电流路径以用于使所述电流路径上的所述特定晶体管自加热。
16.一种用于改进具有晶体管的集成电路设计的方法，所述晶体管具有纳米线沟道，所述方法包括：
标识具有特定晶体管的特定器件，所述特定晶体管具有纳米线沟道；以及
向所述集成电路设计添加电路***，所述电路***在被激活时使用自加热来修复所述特定晶体管，
其中所述集成电路设计包括具有晶体管的存储器单元，所述晶体管具有纳米线沟道，所述特定器件是所述存储器单元中的特定存储器单元，所述特定晶体管位于通过所述特定存储器单元中的中间存储节点的电流路径上，所述方法包括：
将所添加的电路***配置为对所述特定存储器单元中的所述特定晶体管的所述纳米线沟道执行修复过程，所述修复过程包括：
在一时间段期间将所述中间存储节点编程为第一电压；
在所述中间存储节点被编程为所述第一电压之后，使能被连接到所述特定存储器单元的字线；以及
对被连接到所述特定存储器单元的位线施加长于所述时间段的持续时间的第二电压，所述第二电压引起修复电流流过所述电流路径以用于使所述电流路径上的所述特定晶体管自加热。
17.根据权利要求16所述的方法，其中所述特定晶体管是第一N型器件，所述特定存储器单元包括具有纳米线沟道的第二N型器件，所述中间存储节点被耦合到所述第一N型器件和所述第二N型器件，并且所述第一电压低于所述第二电压。
18.根据权利要求15所述的集成电路，其中所述特定晶体管是第一N型器件，所述特定存储器单元包括具有纳米线沟道的第二N型器件，所述中间存储节点被耦合到所述第一N型器件和所述第二N型器件，并且所述第一电压低于所述第二电压。
19.根据权利要求16所述的方法，其中所述特定存储器单元利用电源电压供电，并且所述第二电压高于所述电源电压。
20.根据权利要求15所述的集成电路，其中所述特定存储器单元利用电源电压供电，并且所述第二电压高于所述电源电压。
21.根据权利要求16所述的方法，其中所述特定存储器单元利用电源电压供电，预充电器件被连接到所述位线以用于在感测被连接到所述位线的所述特定存储器单元的读取电流时对所述位线预充电，并且所述第二电压高于所述电源电压、而低于所述电源电压和所述预充电器件的阈值电压之和。
22.根据权利要求15所述的集成电路，其中所述特定存储器单元利用电源电压供电，预充电器件被连接到所述位线以用于在感测被连接到所述位线的所述特定存储器单元的读取电流时对所述位线预充电，并且所述第二电压高于所述电源电压、而低于所述电源电压和所述预充电器件的阈值电压之和。
23.根据权利要求16所述的方法，其中所述特定存储器单元利用电源电压供电，并且所述第二电压基本上等于所述电源电压。
24.根据权利要求15所述的集成电路，其中所述特定存储器单元利用电源电压供电，并且所述第二电压基本上等于所述电源电压。
25.根据权利要求16所述的方法，其中所述特定晶体管是P型器件，所述特定存储器单元包括具有纳米线沟道的N型器件，所述中间存储节点被耦合到所述P型器件和所述N型器件，并且所述第二电压低于所述第一电压。
26.根据权利要求15所述的集成电路，其中所述特定晶体管是P型器件，所述特定存储器单元包括具有纳米线沟道的N型器件，所述中间存储节点被耦合到所述P型器件和所述N型器件，并且所述第二电压低于所述第一电压。
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