CN109148442B - 一种电压抑制器及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000002513 implantation Methods 0.000 claims abstract description 18
- 239000002184 metal Substances 0.000 claims description 78
- 150000002500 ions Chemical class 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 230000005611 electricity Effects 0.000 claims description 2
- 230000002457 bidirectional effect Effects 0.000 abstract description 6
- 230000000149 penetrating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004943 liquid phase epitaxy Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000000348 solid-phase epitaxy Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种电压抑制器，其包括：第一导电类型的衬底，形成在衬底上第一导电类型的第一外延层，形成在第一外延层上第二导电类型的第二外延层，在第一外延层的上表面向下延伸至第一外延层内的第二导电类型的注入区，形成在第二外延层的上表面的介质层，在第二外延层的上表面向下穿过第二外延层且与注入区连接的两个第一绝缘层、设置在两个第一绝缘层之间的第一导电类型的第一埋层和第一导电类型的第二埋层。其还公开了上述电压抑制器的制备方法。其能进行双向保护，且器件面积小，成本低。
Description
技术领域
本发明涉及半导体芯片技术领域，尤其涉及一种电压抑制器及其制备方法。
背景技术
瞬态电压抑制器(TVS)是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。
目前常用的沟槽TVS只能实现单向保护，如果需要进行双向保护需要将多个TVS串联或并联在一起，增大了器件面积和制造成本。
发明内容
为了克服现有技术的不足，本发明的目的之一在于提供一种电压抑制器，其能进行双向保护，且器件面积小，成本低；
本发明的目的之二在于提供一种电压抑制器的制备方法。
本发明的目的之一采用以下技术方案实现：
一种电压抑制器，其包括：第一导电类型的衬底，形成在所述衬底上第一导电类型的第一外延层，形成在所述第一外延层上第二导电类型的第二外延层，在所述第一外延层的上表面向下延伸至所述第一外延层内的第二导电类型的注入区，形成在所述第二外延层的上表面的介质层，在所述第二外延层的上表面向下穿过所述第二外延层且与所述注入区连接的两个第一绝缘层、设置在两个第一绝缘层之间的第一导电类型的第一埋层和第一导电类型的第二埋层，在所述第二外延层的上表面向下且延伸至所述第一埋层的第二导电类型且与所述第二外延层电连接的第三埋层、第二导电类型的第四埋层、第一导电类型且与所述第四埋层连接的第五埋层，间隔形成在所述介质层上表面的与所述第二埋层电连接第一金属层、与所述第四埋层和所述第五埋层均电连接的第二金属层，一端与所述第一外延层电连接、另一端与所述第二金属层电连接的第三金属层，形成在所述第一金属层上的第一电极，形成在所述衬底上的第二电极。
优选的，所述电压抑制器还包括第二导电类型的第六埋层，所述第六埋层设置在所述第二外延层上且与所述第一金属层电连接。
优选的，所述第六埋层的离子浓度大于所述第二外延层的离子浓度，所述第二埋层的离子浓度大于所述第一埋层的离子浓度。
优选的，所述第三埋层和所述第四埋层的离子浓度均与所述第六埋层的离子浓度相等，所述第二埋层的离子浓度与所述第五埋层的离子浓度相等。
优选的，所述电压抑制器还包括两个第二绝缘层，两个第二绝缘层穿过所述第二外延层与所述第一外延层电性连接，所述第六埋层设置在两个第二绝缘层之间。
优选的，所述第一绝缘层和所述第二绝缘层均为氧化硅层。
优选的，所述电压抑制器还包括第四金属层，所述第四金属层设置在所述衬底的下表面上，所述第二电极与所述第四金属层电连接。
本发明的目的之二采用以下技术方案实现：
一种上述电压抑制器的制备方法，包括步骤：
步骤S1、先准备一第一导电类型的衬底，在该衬底上形成第一导电类型的第一外延层，在该第一外延层上注入形成第二导电类型的注入区；
步骤S2、在所述第一外延层和所述注入区上制备第二导电类型的第二外延层；
步骤S3、在所述第二外延层上刻蚀形成至少两个第一沟槽，所述第一沟槽穿过所述第二外延层，且所述第一沟槽的底部与所述第一外延层接触；
步骤S4、在所述第一沟槽内填充第一绝缘层和第二绝缘层，所述第一绝缘层和所述第二绝缘层均有两个，且所述第一绝缘层穿过所述注入区；
步骤S5、在所述第二外延层上形成第一埋层，且所述第一埋层位于两个第一绝缘层之间；
步骤S6、在所述第二外延层上注入形成第二埋层，所述第二埋层位于两个第一绝缘层之间；
步骤S7、在所述第二外延层上形成介质层，所述介质层与所述第一埋层、所述第二埋层、所述第一绝缘层和所述第二绝缘层连接；
步骤S8、在所述介质层上刻蚀形成第二沟槽，所述第二沟槽穿过所述第二外延层与所述第一外延层连接；
步骤S19、在所述介质层上刻蚀形成多个第三沟槽，所述第三沟槽分别与所述第一埋层和所述第二埋层连接；
步骤S10、在所述第二沟槽内、所述第三沟槽内和所述介质层上形成第一金属层、第二金属层和第三金属层，且使所述第二埋层与所述第一金属层电性连接，所述第一埋层与所述第二金属层电性连接，所述第三金属层与所述第二金属层电性连接，所述第三金属层穿过所述第二外延层与所述第一外延层电性连接。
进一步地，其还包括步骤S11、所述第二外延层的上表面向下形成第二导电类型的第六埋层，所述第六埋层位于两个第二绝缘层之间且与所述第一金属层电连接。
进一步地，在所述步骤S6中，所述第二埋层的离子注入浓度为所述第一埋层离子注入浓度的10倍。
相比现有技术，本发明的有益效果在于：
假设电流从第一电极流入第一金属层时，一支路电流从所述第二埋层流入所述第二外延层、另一支路电流直接流入所述第二外延层，当第一导电类型为P型导电类型、第二导电类型为N型导电类型，所述第二外延层与所述第一外延层形成反向PN结而截止，从而导致直接流入第二外延层的另一支路电流无法流入第一外延层；此时从第二埋层的电流流入所述注入区，因所述注入区与所述第一外延层形成反向PN结而截止，且所述第一埋层与第一绝缘层之间的所述第二外延层形成反向PN结，而使所述第二外延层上的电流也无法流入第一埋层。假设电流从第二电极流入所述衬底和所述第一外延层时，此时电流再分别流经所述注入区和所述第三金属层，流经所述注入区的电流流经所述第一绝缘层之间的第二外延层，但因所述第一埋层和所述第二埋层分别与该第二外延层形成反向PN结，而导致电流无法流入所述第一埋层和所述第二埋层；从所述第三金属层的电流流入所述第一埋层和所述第一绝缘层之间的第二外延层，又因该第二外延层与所述第二埋层形成反向PN结，而导致电流无法流入第二埋层，从而导致电流截止。同理当第一导电类型为N型导电类型、第二导电类型为P型导电类型电流也无法从本电压抑制器流过。因此，本电压抑制器无需进行串并联，而能实现双向防护，从而使器件面积小，成本低。
附图说明
图1为本发明电压抑制器的结构示意图；
图2为图1中电压抑制器的等效电路图；
图3为本发明电压抑制器制备方法的流程图；
图4至图14为本发明电压抑制器制备方法中的详细过程示意图。
图中：1、电压抑制器；10、衬底；11、第四金属层；111、第二电极；20、第一外延层；21、注入区；30、第二外延层；31、第一沟槽；311、第一绝缘层；312、第二绝缘层；32、第一埋层；33、第六埋层；34、第二埋层；35、第三埋层；36、第四埋层；37、第五埋层；40、介质层；41、第二沟槽；42、第三沟槽；43、第一金属层；431、第一电极；44、第二金属层；45、第三金属层；51、第一二极管；52、第二二极管；53、第三二极管；54、第四二极管；55、第五二极管；56、电阻。
具体实施方式
为了能够更清楚地理解本发明的具体技术方案、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。
在本发明的描述中，需要说明的是，术语“上”、“下”、“左”、“右”、“横向”、“纵向”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
如图1-14所示，本发明公开的一种电压抑制器1，其包括：第一导电类型的衬底10，形成在所述衬底10上第一导电类型的第一外延层20，形成在所述第一外延层20上第二导电类型的第二外延层30，在所述第一外延层20的上表面向下延伸至所述第一外延层20内的第二导电类型的注入区21，形成在所述第二外延层30的上表面的介质层40，在所述第二外延层30的上表面向下穿过所述第二外延层30且与所述注入区21连接的两个第一绝缘层311、设置在两个第一绝缘层311之间的第一导电类型的第一埋层32和第一导电类型的第二埋层34，在所述第二外延层30的上表面向下且延伸至所述第一埋层32的第二导电类型且与所述第二外延层30电连接的第三埋层35、第二导电类型的第四埋层36、第一导电类型且与所述第四埋层36连接的第五埋层37，间隔形成在所述介质层40上表面的与所述第二埋层34电连接第一金属层43、与所述第四埋层36和所述第五埋层37均电连接的第二金属层44，一端与所述第一外延层20电连接、另一端与所述第二金属层44电连接的第三金属层45，形成在所述第一金属层43上的第一电极431，形成在所述衬底10上的第二电极111。
在上述实施方式中，先假设电流从第一电极431流入第一金属层43时，一支路电流从所述第二埋层34流入所述第二外延层30、另一支路电流直接流入所述第二外延层30，当第一导电类型为P型导电类型、第二导电类型为N型导电类型，而所述第二外延层30与所述第一外延层20形成反向PN结而截止，从而导致直接流入第二外延层30的另一支路电流无法流入第一外延层20；此时从第二埋层34的电流流入所述注入区21，因所述注入区21与所述第一外延层20形成反向PN结而截止，且所述第一埋层32与第一绝缘层311之间的所述第二外延层30形成反向PN结，而使所述第二外延层30上的电流也无法流入第一埋层32。假设电流从第二电极111流入所述衬底10和所述第一外延层20时，此时电流再分别流经所述注入区21和所述第三金属层45，流经所述注入区21的电流流经所述第一绝缘层311之间的第二外延层30，但因所述第一埋层32和所述第二埋层34分别与该第二外延层30形成反向PN结，而导致电流无法流入所述第一埋层32和所述第二埋层34；从所述第三金属层45的电流流入所述第一埋层32和所述第一绝缘层311之间的第二外延层30，又因该第二外延层30与所述第二埋层34形成反向PN结，而导致电流无法流入第二埋层34，从而导致电流截止。
同理，当第一导电类型为N型导电类型、第二导电类型为P型导电类型时，假设电流从第一电极431流入第一金属层43时，因所述第二埋层34与所述第二外延层30形成反向PN结而截止，电流从第六埋层33流入第二外延层30和所述第一外延层20，因所述第一外延层20与所述衬底形成反向PN结而截止；如果电流从第二电极111流入衬底10，电流流入第一外延层20，再流入所述第三金属层45和所述第一埋层32，因所述第一埋层32与所述第二外延层30形成反向PN结而截止，这样电流也无法从本电压抑制器1流过。因此，本电压抑制器1无需进行串并联，而能实现双向防护，从而使器件面积小，成本低。
其中，如图1所示，一种优选的实施方式中，所述电压抑制器1还包括第二导电类型的第六埋层33，所述第六埋层33设置在所述第二外延层30上且与所述第一金属层43电连接。所述第六埋层33的离子浓度大于所述第二外延层30的离子浓度，所述第二埋层34的离子浓度大于所述第一埋层32的离子浓度。所述第三埋层35和所述第四埋层36的离子浓度与所述一埋层33的离子浓度相等，所述第二埋层34的离子浓度与所述第五埋层37的离子浓度相等。因此，所以所述第三埋层35的离子浓度大于所述第二外延层30的离子浓度，这样当电压过大时，第二外延层30电流就可以流经所述第三埋层35击穿与所述第三埋层35接触的第一埋层32再流入第二金属层44，而防止所述第一埋层32被整个击穿。在该实施方式中，其他部件以及连接关系与上一实施方式相同。
在上述实施方式中，当所述第一导电类型为P型导电类型，所述第二导电类型为N型导电类型。假设电流从第一电极431流入第一金属层43，电流分别从所述第六埋层33和所述第二埋层34流入所述第二外延层30，因所述第二外延层30与所述第一外延层20形成反向PN结，从而导致从第六埋层33流入第二外延层30的电流无法流入第一外延层20，等同于图2中的第一二极管51；此时所述第二埋层34与所述第二外延层30形成正向的PN结，等同于图2中的第二二极管52，因此第二埋层34的电流流入所述第二外延层30，等同于电流到达图2中的A点，此时电流一部分流入所述注入区21，因所述注入区21与所述第一外延层20形成反向PN结而截止，等同于图2中的第四二极管54，另一部分电流流经所述第三埋层35，因所述第三埋层35与所述第一埋层32形成方向PN结而截止，等同于图2中的第三二极管53，假设此时电压很大，所述第三二极管53被击穿，电流流入所述第一埋层32，等同于图2中的B点，此时一支路的电流，因所述第一埋层32与所述第四埋层形成正向PN结而导通流入所述第二金属层44和所述第三金属层45，等同于图2中的第五二极管55，另一支路的电流，因所述第一埋层32的导电类型与所述第五埋层37的相同，而通过所述第五埋层37流入所述第二金属层44和所述第三金属层45，等同于图2中的电阻56，且这两支路电流最终都能到达所述第一外延层20，等同于图2中的C点，最后经所述衬底10和所述第二电极111流出。如图1所示，由于本电压抑制器1中所述第六埋层33的两端结构相同，且每一端均与上面所描述的电路原理相同，所以在该实施方式里，本电压抑制器1可等效成如图2所示的电路图。
在另一种优选的实施方式中，所述电压抑制器1还包括第四金属层11和两个第二绝缘层312，两个第二绝缘层312穿过所述第二外延层30与所述第一外延层20电性连接，所述第六埋层33设置在两个第二绝缘层312之间。所述第一绝缘层311和所述第二绝缘层312均为氧化硅层。所述第四金属层11设置在所述衬底10的下表面上，所述第二电极111与所述第四金属层11电连接。在该实施方式中，其他部件以及连接关系与上一实施方式相同。
在上述实施方式中，两个第二绝缘层312可防止第一绝缘层311被击穿后，从所述第二埋层34流过的电流通过所述第二外延层30流回所述第六埋层33，而造成短路。所述第四金属层11便于稳固所述第二电极111，且所述第一金属层43、所述第二金属层44和所述第三金属层45以及所述第四金属层11也便于器件散热。其中，所述第一绝缘层311和所述第二绝缘层312也可为氮化硅等绝缘材料。
如图3-14所示，本发明还公开了一种上述电压抑制器1的制备方法，其包括步骤：
步骤S1、先准备一第一导电类型的衬底10，在该衬底10上形成第一导电类型的第一外延层20，在该第一外延层20上注入形成第二导电类型的注入区21；
如图4所示，在步骤S1中，所述注入区21通过离子注入形成，所述衬底1可以为硅衬底，也可以为蓝宝石衬底、碳化硅衬底或硅褚衬底等。其中，硅衬底，可以降低成本、保证大尺寸、且具有导电的特点，能够避免边缘效应，大幅度提高良品率。
步骤S2、在所述第一外延层20和所述注入区21上制备第二导电类型的第二外延层30；
如图5所示，在步骤S2中，可以使用气相外延、液相外延、固相外延、分子束外延或化学气相沉积的方式在所述衬底10上表面形成所述第二外延层30。其中使用气相外延工艺在所述衬底10上表面形成所述第二外延层30，可以提高硅材料的完美性，提高所述电压抑制器1的集成度，减少储存单元漏电流。
步骤S3、在所述第二外延层30上刻蚀形成至少两个第一沟槽31，所述第一沟槽31穿过所述第二外延层30，且所述第一沟槽31的底部与所述第一外延层20接触；
如图6所示，在步骤S3中，可通过湿法刻蚀或干法刻蚀形成所述的所述第一沟槽31。其中，干法刻蚀精度较高。
步骤S4、在所述第一沟槽31内填充第一绝缘层311和第二绝缘层312，所述第一绝缘层311和所述第二绝缘层312均有两个，且所述第一绝缘层311穿过所述注入区21；
如图7所示，在步骤S4中，所述第一绝缘层311和所述第二绝缘层312可为氧化硅或氮化硅，其中，氧化硅的价格较优惠。
步骤S5、在所述第二外延层30上形成第一埋层32，且所述第一埋层32位于两个第一绝缘层311之间；
如图8所示，在步骤S5中，第一绝缘层311可防止流入所述第一埋层32的电流通过所述第二外延层30回流短路。
步骤S6、在所述第二外延层30上注入形成第二埋层34，所述第二埋层34位于两个第一绝缘层311之间；
如图9所示，在所述步骤S6中，所述第二埋层34的离子注入浓度最优为所述第一埋层32离子注入浓度的10倍，这样可减少所述第二埋层34的电阻。
步骤S7、在所述第二外延层30上形成介质层40，所述介质层40与所述第一埋层32、所述第二埋层34、所述第一绝缘层311和所述第二绝缘层312连接；
如图11所示，在所述步骤S7中，所述介质层40能防止所述第一埋层32、所述第二埋层34被击穿。
步骤S8、在所述介质层40上刻蚀形成第二沟槽41，所述第二沟槽41穿过所述第二外延层30与所述第一外延层20连接；
如图12所示，在所述步骤S8中，其中第二沟槽41可通过湿法或干法刻蚀形成。
步骤S9、在所述介质层40上刻蚀形成多个第三沟槽42，所述第三沟槽42分别与所述第一埋层32和所述第二埋层34连接；
如图13所示，在所述步骤S9中，其中第三沟槽42可通过湿法或干法刻蚀形成。
步骤S10、在所述第二沟槽41内、所述第三沟槽42内和所述介质层40上形成第一金属层43、第二金属层44和第三金属层45，且使所述第二埋层34分别与所述第一金属层43电性连接，所述第一埋层32与所述第二金属层44电性连接，所述第三金属层45与所述第二金属层44电性连接，所述第三金属层45穿过所述第二外延层30与所述第一外延层20电性连接。
如图14所示，在所述步骤S10中，所述第一金属层43、第二金属层44和第三金属层45利于导电和散热。
在上述制备方法的实施方式中，所述第二埋层34的离子浓度大于所述第一埋层32的离子浓度，所述第三埋层35和所述第四埋层36的离子浓度与所述一埋层33的离子浓度相等，所述第二埋层34的离子浓度与所述第五埋层37的离子浓度相等。本方法通过刻蚀、注入的等简单工艺生产本电压抑制器1，生产时无需贵重加工设备，方法简单、成本低。
优选的，本方法还包括步骤S11、所述第二外延层30的上表面向下形成第二导电类型的第六埋层33，所述第六埋层33位于两个第二绝缘层312之间且与所述第一金属层43电连接。
如图10所示，在所述步骤S11中，所述第六埋层33通过离子注入或扩散的方式形成。该步骤使用离子注入的方式能精确控制杂质的总剂量、深度分布和面均匀性，可防止原来杂质的再扩散等，同时可实现自对准技术，以减小寄生电容效应。
综述，本电压抑制器1无需串并联使用就能实现双向保护功能，且器件面积小，使器件的保护特性和可靠性都得到了提升。且其制备方法难度低，减小了制备成本。
以上显示和描述了本发明的基本原理、主要特征和优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中的描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。
Claims (10)
1.一种电压抑制器，其特征在于，其包括：第一导电类型的衬底，形成在所述衬底上第一导电类型的第一外延层，形成在所述第一外延层上第二导电类型的第二外延层，在所述第一外延层的上表面向下延伸至所述第一外延层内的第二导电类型的注入区，形成在所述第二外延层的上表面的介质层，在所述第二外延层的上表面向下穿过所述第二外延层且与所述注入区连接的两个第一绝缘层、设置在两个第一绝缘层之间的第一导电类型的第一埋层和第一导电类型的第二埋层，在所述第二外延层的上表面向下且延伸至所述第一埋层的第二导电类型且与所述第二外延层电连接的第三埋层、第二导电类型的第四埋层、第一导电类型且与所述第四埋层连接的第五埋层，间隔形成在所述介质层上表面的与所述第二埋层电连接第一金属层、与所述第四埋层和所述第五埋层均电连接的第二金属层，一端与所述第一外延层电连接、另一端与所述第二金属层电连接的第三金属层，形成在所述第一金属层上的第一电极，形成在所述衬底上的第二电极。
2.根据权利要求1所述的电压抑制器，其特征在于：所述电压抑制器还包括第二导电类型的第六埋层，所述第六埋层设置在所述第二外延层上且与所述第一金属层电连接。
3.根据权利要求2所述的电压抑制器，其特征在于：所述第六埋层的离子浓度大于所述第二外延层的离子浓度，所述第二埋层的离子浓度大于所述第一埋层的离子浓度。
4.根据权利要求3所述的电压抑制器，其特征在于：所述第三埋层和所述第四埋层的离子浓度均与所述第六埋层的离子浓度相等，所述第二埋层的离子浓度与所述第五埋层的离子浓度相等。
5.根据权利要求4所述的电压抑制器，其特征在于：所述电压抑制器还包括两个第二绝缘层，两个第二绝缘层穿过所述第二外延层与所述第一外延层电性连接，所述第六埋层设置在两个第二绝缘层之间。
6.根据权利要求5所述的电压抑制器，其特征在于：所述第一绝缘层和所述第二绝缘层均为氧化硅层。
7.根据权利要求1所述的电压抑制器，其特征在于：所述电压抑制器还包括第四金属层，所述第四金属层设置在所述衬底的下表面上，所述第二电极与所述第四金属层电连接。
8.一种电压抑制器的制备方法，其特征在于，包括步骤：
步骤S1、先准备一第一导电类型的衬底，在该衬底上形成第一导电类型的第一外延层，在该第一外延层上注入形成第二导电类型的注入区；
步骤S2、在所述第一外延层和所述注入区上制备第二导电类型的第二外延层；
步骤S3、在所述第二外延层上刻蚀形成至少两个第一沟槽，所述第一沟槽穿过所述第二外延层，且所述第一沟槽的底部与所述第一外延层接触；
步骤S4、在所述第一沟槽内填充第一绝缘层和第二绝缘层，所述第一绝缘层和所述第二绝缘层均有两个，且所述第一绝缘层穿过所述注入区；
步骤S5、在所述第二外延层上形成第一埋层，且所述第一埋层位于两个第一绝缘层之间；
步骤S6、在所述第二外延层上注入形成第二埋层，所述第二埋层位于两个第一绝缘层之间；
步骤S7、在所述第二外延层上形成介质层，所述介质层与所述第一埋层、所述第二埋层、所述第一绝缘层和所述第二绝缘层连接；
步骤S8、在所述介质层上刻蚀形成第二沟槽，所述第二沟槽穿过所述第二外延层与所述第一外延层连接；
步骤S9、在所述介质层上刻蚀形成多个第三沟槽，所述第三沟槽分别与所述第一埋层和所述第二埋层连接；
步骤S10、在所述第二沟槽内、所述第三沟槽内和所述介质层上形成第一金属层、第二金属层和第三金属层，且使所述第二埋层与所述第一金属层电性连接，所述第一埋层与所述第二金属层电性连接，所述第三金属层与所述第二金属层电性连接，所述第三金属层穿过所述第二外延层与所述第一外延层电性连接。
9.根据权利要求8所述电压抑制器的制备方法，其特征在于，其还包括步骤S11、所述第二外延层的上表面向下形成第二导电类型的第六埋层，所述第六埋层位于两个第二绝缘层之间且与所述第一金属层电连接。
10.根据权利要求9所述电压抑制器的制备方法，其特征在于，在所述步骤S6中，所述第二埋层的离子注入浓度为所述第一埋层离子注入浓度的10倍。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811023166.XA CN109148442B (zh) | 2018-09-04 | 2018-09-04 | 一种电压抑制器及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811023166.XA CN109148442B (zh) | 2018-09-04 | 2018-09-04 | 一种电压抑制器及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109148442A CN109148442A (zh) | 2019-01-04 |
| CN109148442B true CN109148442B (zh) | 2021-01-05 |
Family
ID=64826433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811023166.XA Expired - Fee Related CN109148442B (zh) | 2018-09-04 | 2018-09-04 | 一种电压抑制器及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109148442B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114792721B (zh) * | 2022-06-23 | 2022-09-27 | 南京融芯微电子有限公司 | 具有高维持电压的可控硅瞬态电压抑制器件及其制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN206022373U (zh) * | 2016-08-27 | 2017-03-15 | 上海长园维安微电子有限公司 | 双向电压完全对称带有超深沟槽超低漏电的tvs器件 |
| CN108198810A (zh) * | 2017-12-25 | 2018-06-22 | 北京燕东微电子有限公司 | 瞬态电压抑制器及其制造方法 |
| CN108428699A (zh) * | 2017-11-09 | 2018-08-21 | 上海长园维安微电子有限公司 | 一种具有双向大骤回scr特性超低电容的tvs器件及其制造方法 |
| US10062682B1 (en) * | 2017-05-25 | 2018-08-28 | Alpha And Omega Semiconductor (Cayman) Ltd. | Low capacitance bidirectional transient voltage suppressor |
-
2018
- 2018-09-04 CN CN201811023166.XA patent/CN109148442B/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN206022373U (zh) * | 2016-08-27 | 2017-03-15 | 上海长园维安微电子有限公司 | 双向电压完全对称带有超深沟槽超低漏电的tvs器件 |
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| CN108198810A (zh) * | 2017-12-25 | 2018-06-22 | 北京燕东微电子有限公司 | 瞬态电压抑制器及其制造方法 |
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| Publication number | Publication date |
|---|---|
| CN109148442A (zh) | 2019-01-04 |
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