CN109120243A - 时钟驱动电路 - Google Patents

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Abstract

本发明提供一种时钟驱动电路，其包括：依次相连的输入级、双端转单端级以及驱动输出级；所述输入级，包括互为负载的差分放大器与共模负反馈环路，所述差分放大器接入差分时钟信号进行放大生成共模电压，所述共模反馈电路连接所述差分放大器的输出端，用于稳定所述共模电压的输出幅度；所述双端转单端级，将双端共模电压输出的差分正弦时钟信号转换为单端的方波时钟信号；所述驱动输出级，包含多级级联的推挽反相器，以增加所述方波时钟信号的驱动能力。采用互为负载的差分放大器，两个差分放大器中任意一个均作为另一个的负载，扩大了输入级的幅度范围，具有吸入与供出大电流的能力，提高了压摆率，使其能接收幅度大、速度快的输入时钟信号。

Description

时钟驱动电路
技术领域
本发明涉及集成电路技术领域，特别是涉及一种具有低抖动与高速的时钟驱动电路，其可应用于集成电路中针对时钟电路要求较高的数据转换器。
背景技术
随着高速、高精度转换器的发展，可实现直接高频采样的A/D转换器对时钟的性能要求越来越高，其中，抖动是时钟驱动电路设计中最重要的参数。时钟的抖动定义为时钟信号在其逻辑状态变化的阈值电平上偏离理想时间位置的短期变化。在高速A/D转换器中，时钟抖动产生的时序误差往往会限制数字I/O接口的最大传输速率，增大信号通路的误码率，限制模数转换器的动态范围，时钟抖动还会降低A/D转换器的信噪比，进而直接影响到A/D转换器的精度。
影响时钟抖动的噪声主要来源于片外输入时钟信号噪声和片内时钟驱动电路本身的噪声两方面。对于片外噪声，目前条件下利用低噪声模拟信号源或晶振，并通过窄带滤波可以获得超低抖动的外部时钟源。而片内时钟驱动电路是一种常见的电路结构，其可将差分正弦时钟信号转换为单端方波时钟信号，减小时钟抖动并增大其驱动能力，之后提供给片上其它单元使用，其噪声主要由电路器件和过慢的时钟斜率引入。
常规的时钟驱动电路，如图1所示，VDD为时钟驱动电路的电压源，GND为该电路地，CKin+和CKin-为该电路差分时钟输入信号，Vbias1和Vbias2分别为输入级和第二级的尾电流源的栅极电压，Ckout为该电路的时钟输出信号。该常规的时钟驱动电路100包含：差分输入级101，第二级102，驱动输出级103。差分输入级101作为电路的第一级由NMOS管M1、M2、M3，电容C1、C2，电阻R1、R2组成。第二级102由NMOS管M4、M5、M6，PMOS管M7、M8组成。驱动输出级103由NMOS管M9、M11，PMOS管M10、M12组成。片外差分输入时钟信号首先通过时钟驱动电路的第一级101，101中的差分输入对可以有效的抑制片外时钟的共模噪声干扰，之后经过第二级102进行双端转单端处理，并且将正弦波信号转换为方波信号。最终，第二级的方波输出信号经过由两个推挽反相器级联组成的驱动输出级103输出，驱动输出级输出的方波时钟信号可驱动较大的容性负载。此电路的输入级采用差分对结构，在采样点处，差分放大器中的输入对管都处在饱和区，尾电流源管M1的噪声被匹配良好的输入对管所抵消，电源和地的噪声同样被抵消了，所以第一级101输出的噪声主要由输入对管M2、M3和负载电阻R2、R3贡献。单级差分放大器的时钟抖动表达式为：
其中Ain为输入信号的幅度，ω为输入信号的角频率，AV为差分输入端的增益，为总的输出噪声电压，k为开尔文系数，T为绝对温度，λ为噪声系数。
第二级102将差分正弦时钟信号转换为单端方波时钟信号，单端输出的方波时钟信号的边沿斜率不可能为1，而斜率越小，引入的时钟抖动将会越大。
根据以上的分析，常规时钟驱动电路100的缺点就是为了降低时钟抖动，需要增大第一级差分放大器的增益和增大第二级尾电流或管子尺寸,但是这样会带来功耗增大和负载电容过大的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种时钟驱动电路，用于解决现有技术中驱动电路在降低时钟抖动时需要增加电路供功耗与规模的问题。
为实现上述目的及其他相关目的，本发明提供一种时钟驱动电路，包括：依次相连的输入级、双端转单端级以及驱动输出级；
所述输入级，包括互为负载的差分放大器与共模负反馈环路，所述差分放大器接入差分时钟信号进行放大生成共模电压，所述共模反馈电路连接所述差分放大器的输出端，用于稳定所述共模电压的输出幅度；
所述双端转单端级，将双端共模电压输出的差分正弦时钟信号转换为单端的方波时钟信号；
所述驱动输出级，包含多级级联的推挽反相器，以增加所述方波时钟信号的驱动能力。
优选地，所述互为负载的差分放大器包括NMOS管M5、M6，PMOS管M7、M8，所述正向输入信号CKin+分别连接NMOS管M5、PMOS管M7的栅极，所述NMOS管M5、PMOS管M7的漏极互连，所述负向输入信号Ckin-分别连接NMOS管M6、PMOS管M8的栅极，所述PMOS管M7、M8的源极互连，所述NMOS管M5、M6的源极互连，所述NMOS管M6、PMOS管M8的漏极互连。
优选地，所述共模负反馈环路包括幅度抑制电路、电阻R4、R5、与NMOS管M4，其中，所述幅度抑制电路包括NMOS管N1～N3，电阻R1～R3，第一电阻R1一端接地，所述第一电阻R1的另一端连接NMOS管M1的源极，所述NMOS管M1栅级、漏极互连且其分别与M2栅极、M3源极互连，所述NMOS管M3漏极、栅极互连且连接第三电阻的一端，其另一端连接电源电压；所述NMOS管M2源极连接第二电阻R2的一端，其另一端接地；所述NMOS管M2的漏极分别连接第四、五电阻的一端与NMOS管M4的栅极，所述NMOS管M4的源极接地，所述第四、第五电阻的另一端对应连接所述差分放大器输出的共模电压。
优选地，所述输入级包括NMOS管M9，所述NMOS管M9的源极连接电源电压，其栅极连接第一偏置电压，其漏极连接差分放大器PMOS管M7、M8的源极。
优选地，所述双端转单端级包含双端转单端电路与支路回路，所述双端转单端电路将差分正弦时钟信号转换为单端的方波时钟信号，所述支路回路用于在转换时钟信号时，调节时钟边沿斜率以降低时钟抖动。
优选地，所述双端转单端电路包括NMOS管M10～M12与PMOS管M15～M16，所述NMOS管M10的栅极连接第二偏置电压，其源极接地，其漏极分别连接NMOS管M11、M12的源极，所述NMOS管M11、M12的栅极对应连接差分放大器的输出端，所述NMOS管M11、M12的漏极连接PMOS管M15、M16的漏极，所述PMOS管M15、M16源极连接电源电压，其栅极互连且连接PMOS管M15的漏极。
优选地，所述支路回路包括NMOS管M13～M14，所述NMOS管M13的栅极连接NMOS管M16栅极，所述NMOS管M13的漏极连接NMOS管M12源极，所述NMOS管M13的源极连接NMOS管M14的漏极，该源极接地，且其栅极连接使能信号。
优选地，所述多级级联的推挽反相器优选为两级。
优选地，两级所述推挽反相器包括依次级联的第一级推挽反相器与第二级推挽反相器，所述第一级推挽反相器包括NMOS管M17与PMOS管M19，所述第二级推挽反相包括NMOS管M18与PMOS管M20，所述NMOS管M17的栅极与M19的栅极互连接入双端转单端级的输出端，所述PMOS管M19、M20的源极连接电源电压，所述NMOS管M17、M18的源极接地，所述NMOS管M17与PMOS管M19的漏极互连连接NMOS管M18与PMOS管M20的栅极，所述NMOS管M18与PMOS管M20的漏极互连作为输出。
如上所述，本发明的时钟驱动电路，具有以下有益效果：
本发明中的输入级采用互为负载的差分放大器，两个差分放大器中任意一个均作为另一个的负载，扩大了输入级的幅度范围，具有吸入与供出大电流的能力，提高了压摆率，使其能接收幅度大、速度快的输入时钟信号；
同时，本发明在双端转单端电路设置一个支路，在时钟信号双端转单端过程中，支路根据信号开启增大转换时的电流，将会增加时钟边沿的斜率，有效降低时钟抖动。
附图说明
图1显示为本发明提供的常规的时钟驱动电路的电路图；
图2显示为本发明提供的一种时钟驱动电路的电路图；
图3显示为本发明提供的一种采用时钟驱动电路中输入级与双端转单端级的信号波形图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图2，为本发明提供的一种时钟驱动电路的电路图，包括：依次相连的输入级、双端转单端级以及驱动输出级；
所述输入级，包括互为负载的差分放大器与共模负反馈环路，所述差分放大器接入差分时钟信号进行放大生成共模电压，所述共模反馈电路连接所述差分放大器的输出端，用于稳定所述共模电压的输出幅度；其包括：
NMOS晶体管(简写为NMOS管)M1～M6、PMOS晶体管(简写为PMOS管)M7～M9和电阻R1～R5，其中，NMOS晶体管M1的源极与第一电阻R1的一端相接，第一电阻R1的另一端接地GND，NMOS晶体管M1的栅极与其漏级相接，NMOS晶体管M1的栅漏级(栅极与漏极)连接到NMOS晶体管M2的栅极和M3的源极，NMOS晶体管M3的栅极与其漏级相接，NMOS晶体管M3的栅漏级连接到第三电阻R3的一端，第三电阻R3的另一端与电源VDD相接，NMOS晶体管M2的源极与第二电阻R2的一端相接，第二电阻R2的一端与地GND，NMOS晶体管M2的漏极连接NMOS晶体管M4的栅极，第四电阻R4与第五电阻R5串联，串联点连接NMOS晶体管M4的栅极，NMOS晶体管M4源极接地，NMOS晶体管M4漏级分别连接NMOS晶体管M5与M6的源极，NMOS晶体管M5的栅极与PMOS晶体管M7的栅极相接，该栅极连接到正输入端CKin+，NMOS晶体管M6的栅极与PMOS晶体管M8的栅极相接，该栅极连接到负输入端CKin-，PMOS晶体管M7的源极与PMOS晶体管M8的源极相接，该源极连接到PMOS晶体管M9的漏极，PMOS晶体管M9的源极接电源VDD，PMOS晶体管M9的栅极接偏置电压Vbias1，NMOS晶体管M5的漏极与PMOS晶体管M7的漏极相接，该漏极连接到第四电阻R4的另一端，NMOS晶体管M6的漏极与PMOS晶体管M8的漏极相接，该漏极连接到第五电阻R5的另一端。
所述双端转单端级，将双端共模电压输出的差分正弦时钟信号转换为单端的方波时钟信号；其包括：
NMOS晶体管M10～M14和PMOS晶体管M15～M16，其中，NMOS晶体管M10的栅极接偏置电压Vbias2，NMOS晶体管M10的源极接地GND，NMOS晶体管M11的栅极接M5的漏极，PMOS晶体管M15的漏极与自身的栅极相接，并一起连接NMOS晶体管M11的漏极和PMOS晶体管M16的栅极，PMOS晶体管M15的源极接电源VDD，PMOS晶体管M16的源极接电源VDD，PMOS晶体管M16的漏极连接NMOS晶体管M12的漏极，NMOS晶体管M12的源极与M11的源极相接，并一起接M10的漏极和M13的漏极，NMOS晶体管M12的栅极接NMOS晶体管M6的漏极，NMOS晶体管M13的栅极连接M16的栅极，M13的源极接M12的漏极，M12的栅极接使能信号EN，M12的源极接地GND。
所述驱动输出级，包含多级级联的推挽反相器，以增加所述方波时钟信号的驱动能力，其包括：
NMOS晶体管M17～M18和PMOS晶体管M19～M20，NMOS晶体管M17的栅极与PMOS晶体管M19的栅极相接，该栅极连接NMOS晶体管M12的漏极，NMOS晶体管M17的源极接地GND，PMOS晶体管M19的源极接电源VDD，NMOS晶体管M17的漏极与M19的漏极相接，该漏极连接M18的栅极和M20的栅极，NMOS晶体管M18的源极接地GND，PMOS晶体管M20的源极接电源VDD，PMOS晶体管M19的漏极与M20的漏极相接，并一起接输出端CKout。
输入级201、双端转单端级202和输出驱动级203，其中，VDD为时钟驱动电路的电压源，GND为该电路接地，Ckin+和Ckin-为该电路差分时钟输入信号，Vbias1和Vbias2分别为输入级、双端转单端级的电流源的栅极电压，Ckout为该电路的时钟输出信号。
输入级201包括：NMOS晶体管M1～M6、PMOS晶体管M7～M9和电阻R1～R5，此单元作为整个时钟驱动电路的输入级，将输入的差分时钟信号进行放大。双端转单端级202包括：NMOS晶体管M10～M14和PMOS晶体管M15～M16，此单元将输入级输出的时钟信号进行双端转单端变换，并且将正弦时钟信号转换为方波时钟信号，由于205电路中支路的作用，在转换为单端信号时，能将其时钟边沿斜率增大，有效降低时钟抖动。输出驱动级203包括：NMOS晶体管M17～M18和PMOS晶体管M19～M20，此四个晶体管接成两级级联的推挽反相器，可以驱动较大的负载，并且不牺牲电路的速度。
整个时钟驱动电路的输入级，可接收一个差分的宽幅度、高速时钟信号M5～M8(其中，M5、M6为NMOS管，M7、M8为PMOS管)组成一个互为负载的差分放大器(采用互为负载的差分放大器，两个差分放大器中任意一个均作为另一个的负载，扩大了输入级的幅度范围，具有吸入与供出大电流的能力，提高了压摆率，使其能接收幅度大、速度快的输入时钟信号)，NMOS管M9为输入级电路提供源电流，电阻R4、R5、M4和电路204共同构成一个共模负反馈环路。当正输入CKin+增大时，M5、M7的漏极电压下降，M5中的电流变大，M7中的电流变小，同时，负输入CKin-减小，M6、M8的漏极电压上升，M6中的电流变小，M8中的电流变大，M8中电流变大部分通过电阻R5与R4流入M5中，最终电流源M9、M4中的电流保持不变。电阻R4与R5串联接差分放大器的输出检测输出共模电压，电阻R4与R5的连接点再接M4的栅极，如果输出共模电压变大，NMOS管M4的栅极电压同时变大，此时NMOS管M4的电流保持不变，将导致M4的漏极电压下降，同时NMOS管M5、M6的源极电压下降，差分放大器的共模电压下降，同理，如果输出共模电压变小，通过此共模负反馈环路将使输出共模电压朝反方向变化以此稳定共模输出电压。在共模电压稳定过程中，如果变化的幅度过大，将影响电路的性能，电路204的作用就是减小共模电压变化的幅度。
时钟信号经过输入级放大后输出到双端转单端级202中，NMOS管M10、M11、M12、M15、M16组成一个常规的双端转单端电路，其作用就是将差分正弦信号转换为单端方波信号，本发明电路关键在于增加了一个M13和M14组成的支路，当M11的栅极电压减小，M11的漏极电压增大，同时与M11漏极相连的M15、M16和M13的栅极电压也增大，M13的栅极电压增大使支路开启，增大了M16的电流，此时M16的漏极输出为时钟的下降沿，其边沿斜率将增大，当M11的栅极电压增大时，M13的栅极电压减小使支路关闭，M16中的电流正常变化，因此，双端转单端级202的输出方波信号中下降沿斜率增大，极大的减小了时钟抖动，在使用本发明驱动电路的A/D转换器中，可选择下降沿采样，如果必须使用上升沿采样，可再在203电路中增加一级推挽反相器，将202中边沿斜率增大的输出下降沿转为上升沿。M12的栅极接使能信号EN，控制此功能EN信号为高时，此功能开启，EN信号为低时，此功能关闭。
驱动输出级203由多级推挽反相器组成，其作用就是增强输出方波信号的驱动能力。本发明的203电路为两级推挽反相器，在需要时钟上升沿为采样沿的A/D转换器中，可再增加一级推挽反相器。
请参阅图3，为本发明提供的一种采用时钟驱动电路中输入级与双端转单端级的信号波形图，其中，V1为输入级201的差分输入正弦时钟信号，V2为输入级201的差分输出正弦时钟信号，V3为双端转单端级202中使能信号EN为低时的单端输出方波时钟信号，V4为双端转单端级202中使能信号EN为高时的单端输出方波时钟信号，V3中的时钟下降沿时间为T1，V4中的时钟下降沿时间为T2，本发明采用0.18μm CMOS工艺实现时，T1约为100ps，T2约为60ps，相比传统的时钟驱动电路，本发明的双端转单端级202能极大的减小时钟下降沿时间，提高边沿斜率，减小驱动电路本身产生的时钟抖动。另外，本发明电路实用性广，可应用于所有的采用0.18μm CMOS工艺的电路中，具体CMOS管的尺寸非本申请的发明点，在此不一一赘述。
综上所述，本发明中的输入级采用互为负载的差分放大器，两个差分放大器中任意一个均作为另一个的负载，扩大了输入级的幅度范围，具有吸入与供出大电流的能力，提高了压摆率，使其能接收幅度大、速度快的输入时钟信号；同时，本发明在双端转单端电路设置一个支路，在时钟信号双端转单端过程中，支路根据信号开启增大转换时的电流，将会增加时钟边沿的斜率，有效降低时钟抖动。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种时钟驱动电路，其特征在于，所述时钟驱动电路包括：依次相连的输入级、双端转单端级以及驱动输出级；
所述输入级，包括互为负载的差分放大器与共模负反馈环路，所述差分放大器接入差分时钟信号进行放大生成共模电压，所述共模反馈电路连接所述差分放大器的输出端，用于稳定所述共模电压的输出幅度；
所述双端转单端级，将双端共模电压输出的差分正弦时钟信号转换为单端的方波时钟信号；
所述驱动输出级，包含多级级联的推挽反相器，以增加所述方波时钟信号的驱动能力。
2.根据权利要求1所述的时钟驱动电路，其特征在于，所述互为负载的差分放大器包括NMOS管M5、M6与PMOS管M7、M8，所述正向输入信号CKin+分别连接NMOS管M5、PMOS管M7的栅极，所述NMOS管M5、PMOS管M7的漏极互连，所述负向输入信号Ckin-分别连接NMOS管M6、PMOS管M8的栅极，所述PMOS管M7、M8的源极互连，所述NMOS管M5、M6的源极互连，所述NMOS管M6、PMOS管M8的漏极互连。
3.根据权利要求1所述的时钟驱动电路，其特征在于，所述共模负反馈环路包括幅度抑制电路、电阻R4、R5、与NMOS管M4，其中，所述幅度抑制电路包括NMOS管N1～N3与电阻R1～R3，第一电阻R1一端接地，所述第一电阻R1的另一端连接NMOS管M1的源极，所述NMOS管M1栅级、漏极互连且其分别与M2栅极、M3源极互连，所述NMOS管M3漏极、栅极互连且连接第三电阻的一端，其另一端连接电源电压；所述NMOS管M2源极连接第二电阻R2的一端，其另一端接地；所述NMOS管M2的漏极分别连接第四、五电阻的一端与NMOS管M4的栅极，所述NMOS管M4的源极接地，所述第四、第五电阻的另一端对应连接所述差分放大器输出的共模电压。
4.根据权利要求1所述的时钟驱动电路，其特征在于，所述输入级包括NMOS管M9，所述NMOS管M9的源极连接电源电压，其栅极连接第一偏置电压，其漏极连接差分放大器PMOS管M7、M8的源极。
5.根据权利要求1所述的时钟驱动电路，其特征在于，所述双端转单端级包含双端转单端电路与支路回路，所述双端转单端电路将差分正弦时钟信号转换为单端的方波时钟信号，所述支路回路用于在转换时钟信号时，调节时钟边沿斜率以降低时钟抖动。
6.根据权利要求5所述的时钟驱动电路，其特征在于，所述双端转单端电路包括NMOS管M10～M12与PMOS管M15～M16，所述NMOS管M10的栅极连接第二偏置电压，其源极接地，其漏极分别连接NMOS管M11、M12的源极，所述NMOS管M11、M12的栅极对应连接差分放大器的输出端，所述NMOS管M11、M12的漏极连接PMOS管M15、M16的漏极，所述PMOS管M15、M16源极连接电源电压，其栅极互连且连接PMOS管M15的漏极。
7.根据权利要求5所述的时钟驱动电路，其特征在于，所述支路回路包括NMOS管M13～M14，所述NMOS管M13的栅极连接NMOS管M16栅极，所述NMOS管M13的漏极连接NMOS管M12源极，所述NMOS管M13的源极连接NMOS管M14的漏极，该源极接地，且其栅极连接使能信号。
8.根据权利要求1所述的时钟驱动电路，其特征在于，所述多级级联的推挽反相器为两级互连。
9.根据权利要求8所述的时钟驱动电路，其特征在于，两级所述推挽反相器包括依次级联的第一级推挽反相器与第二级推挽反相器，所述第一级推挽反相器包括NMOS管M17与PMOS管M19，所述第二级推挽反相包括NMOS管M18与PMOS管M20，所述NMOS管M17的栅极与M19的栅极互连接入双端转单端级的输出端，所述PMOS管M19、M20的源极连接电源电压，所述NMOS管M17、M18的源极接地，所述NMOS管M17与PMOS管M19的漏极互连连接NMOS管M18与PMOS管M20的栅极，所述NMOS管M18与PMOS管M20的漏极互连作为输出。
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