CN109104190B - 一种基于多次采样的时间数字转换电路 - Google Patents

Abstract

本发明提供一种基于多次采样的时间数字转换电路，包括使能复位信号生成模块、Start延迟环、Stop延迟环、信号检测器、Start延迟环和Stop延迟环计数器、计数器寄存器、ROM存储器、ROM存储器寄存器、数据处理器、数据处理器寄存器。Start、Stop信号输入电路中，分别进入Start和Stop延迟环中传播，每个延迟环的最后一个延迟单元后连接计数器，输出连接寄存器，使能复位信号生成模块接在计数器上，同时每个延迟环的输出分别接16个信号检测器对信号进行多次采样，采样结果输入ROM存储器中，输出连接寄存器，计数器寄存器、ROM存储器寄存器的结果作为数据处理器的输入，输出连接寄存器。本发明的技术方案解决了现有的时间数字转换器测量精度低的问题，实现了更高的测量精度。

Description

一种基于多次采样的时间数字转换电路

技术领域

本发明所属领域为集成电路设计，具体涉及一种基于多次采样的时间数字转换电路。

背景技术

时间作为科学研究实验以及各种工程技术中参考的基本物理量，其研究始终倍受关注。尤其是高精度的时间间隔的测量，在一些激光测距、物理实验、卫星监测、生物医疗等领域发挥着越来越重要的作用。时间数字转换电路是测量时间间隔的一个基本手段，以一定的量化精度将连续的模拟时间量量转化为离散的数字量，进而实现对一段时间间隔的测量，不同结构的时间数字转换器的量化精度是不同的，即分辨率不同。

近些年来，时间数字转换电路的研究受到了极大地关注，包括一些快闪型、游标延迟链型、差分延迟型以及两步式等结构，但是这些结构的时间数字转换器从测量的方法以及具体的电路结构方面来看，都有着各自的缺点，比如快闪型数字时间转换器需要放弃其测量范围，来得到更高的分辨率，同时其动态范围与面积及功耗也存着在矛盾关系；游标延迟链型，特定工艺下片内失配会间接的限制分辨率的大小，同时，其动态范围与延迟链的长度之间存在互相制约的关系；两步式时间数字转换器需要用较大的面积及功耗来换取更高的分辨率。

发明内容

通过对现有技术的研究，针对存在的问题，本发明提供一种基于多次采样的时间数字转换电路。

本发明的技术方案：

本发明提供了一种基于多次采样的时间数字转换电路，包括：

用于生成计数器使能信号和计数器复位信号的计数器使能及复位信号生成模块；

用于检测延迟环中各延迟单元输出的信号是否有从1到0变化的信号检测器；

用于记录Start信号在延迟环中传播圈数的Start信号延迟环计数器和用于记录Stop信号在环中传播圈数的Stop信号延迟环计数器；

用于输出信号所在延迟环中延迟单元的具体编号的ROM存储器；

用于存储计数器计数值、ROM存储器输出值以及数据处理器数值的数据寄存器；

用于处理ROM存储器输出的二进制数值的数据处理器；

start信号延迟环、stop信号延迟环；

Start信号和Stop信号输入电路中，分别进入所述Start信号延迟环和Stop信号延迟环进行传播，在每个延迟环的最后一个延迟单元后分别接一个计数器，所述计数器的输出端连接计数器寄存器，所述使能复位信号生成模块连接在计数器上，每个延迟环的输出端分别连接16个信号检测器用于对信号的多次采样，采样结果输入ROM存储器中，所述ROM存储器的输出端连接ROM存储器寄存器，保存ROM存储器输出结果，计数器寄存器、ROM存储器寄存器的结果作为数据处理器的输入，所述数据处理器的输出端连接数据处理器寄存器，保存处理结果。

进一步地，所述Start信号延迟环和Stop信号延迟环为两个结构完全相同的延迟环，其分别由16个延迟单元和一个二选一多路选择器构成。

进一步地，所述计数器包括用于记录Start信号在延迟环中传播圈数的Start信号延迟环计数器和用于记录Stop信号在环中传播圈数的Stop信号延迟环计数器。

进一步地，所述数据寄存器包括用于存储Start信号延迟环计数器在Stop信号到来时的计数值、Start信号延迟环计数器在Stop信号到来后的计数值、Stop信号延迟环计数器的计数值的计数器寄存器、用于存储两个ROM存储器的值的ROM存储器寄存器以及用于存储数据处理器输出的二进制数值的数据处理器寄存器。

进一步地，所述数据处理器包括一个用于处理ROM存储器输出的二进制数值，相减后以原码形式输出的减法器。

进一步地，所述延迟环中的延迟单元为延迟相同的反相器。

本发明提供了一种基于多次采样的时间数字转换电路的实现方法，包括以下步骤：

步骤1：Start信号输入，Start信号在延迟环中传播；

步骤2：Start信号延迟环计数器对Start延迟环中Start信号的传播圈数进行计数；

步骤3：Stop信号输入，同时Star信号t延迟环计数器输出当前计数值，并继续计数，Stop信号在与Start信号相同的延迟环中传播；

步骤4：Stop信号延迟环计数器对Stop延迟环中信号的传播圈数进行计数；

步骤5：在信号输入的同时，利用比信号在延迟环中传播周期小τ的采样时钟对信号位置进行检测，通过ROM存储器输出信号所在位置的延迟单元编号，同时Start信号延迟环计数器和Stop信号延迟环计数器分别输出当前计数值；

步骤6：通过比较Start信号和Stop信号所在延迟环的位置，经过数据处理得到Start信号与Stop信号之间的时间间隔。

本发明还提供了一种基于多次采样的时间数字转换电路的设计方法，

所述一种基于多次采样的时间数字转换电路实现，采用集成电路设计方法对该结构进行设计，包括以下步骤：

步骤S1：通过分析时间数字转换器中各信号的逻辑关系，根据具体实现要求，进行模块功能的划分；

步骤S2：利用Cadence软件设计各功能模块的电路原理图；

步骤S3：生成步骤S2中的各功能模块的符号图，并进行仿真验证，判断设计的正确性；通过仿真验证，对各功能模块的电路图进行优化，使各部分电路的性能达到最优，将各功能模块组成完整的电路结构；利用Cadence软件对整体电路仿真，并进行时序分析检测整体电路是否能够实现目的功能；

步骤S4：功能仿真验证通过后，将各个模块组成完整的时间数字转换电路结构。

较现有技术相比，本发明的一种基于多次采样的时间数字转换电路，与其他结构的时间数字转换电路相比，具有以下优点：

1、本发明提供的一种基于基于多次采样的时间数字转换电路，采用两个结构完全相同的延迟环，分别采用16个具有相同延迟的延迟单元，即反相器，结构简单，并且在每个奇数延迟单元的输出后加入反相器，使得信号在延迟环中传播过程中，检测到的信号始终是保持相同的变化方式，便于检测；

2、本发明提供的电路利用减法器对ROM存储器输出的的数据直接处理得到结果，不需要辨别Start信号与Stop信号在环中检测到的位置的先后顺序，简化了电路结构；

3、本发明提供的电路在测量时采用小于延迟环周期τ的采样时钟对Start信号和Stop信号进行检测，具有更高的测量精度。

综上，应用本发明的技术方案利用两个相同的延迟环以及小于延迟环周期τ的采样时钟，实现对时间间隔的高精度测量。因此，本发明的技术方案解决了现有技术中的测量精度不高等问题。

基于上述理由本发明可在高精度测量等领域广泛推广。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做以简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明电路结构图。

图2为本发明电路实现方法流程图。

图3为本发明电路设计方法流程图。

图4为本发明待测信号时间间隔示意图。

图5为本发明实施例中的时间间隔测量时序图。

图6为本发明实施例中的时间数字转换电路的测量整体结构示意图。

图7为本发明实施例中的Start环结构示意图。

图8为本发明实施例中的Stop环结构示意图。

图9为本发明实施例中的信号检测器结构示意图。

图10为本发明实施例中的ROM存储器结构示意图。

图11为本发明实施例中的ROM存储器寄存器结构示意图。

图12为本发明实施例中的四位二进制计数器结构示意图。

图13为本发明实施例中的计数器使能和复位信号生成模块结构示意图。

图14为本发明实施例中的计数器寄存器结构示意图。

图15为本发明实施例中的数据处理器结构示意图。

图16为本发明实施例中的数据处理器寄存器结构示意图。

图17为本发明实施例中的信号检测器符号图。

图18为本发明实施例中的ROM存储器符号图。

图19为本发明实施例中的ROM存储器寄存器符号图。

图20为本发明实施例中的计数器符号图。

图21为本发明实施例中的计数器使能和复位信号生成模块结构符号图。

图22为本发明实施例中的计数器寄存器符号图。

图23为本发明实施例中的数据处理器符号图。

图24为本发明实施例中的数据处理器寄存器符号图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

下面结合附图对本发明的具体实施做详细说明。

如图1所示，本发明提供了一种基于多次采样的时间数字转换电路，包括：用于生成计数器使能信号和计数器复位信号的计数器使能及复位信号生成模块；

用于检测延迟环中各延迟单元输出的信号是否有从1到0变化的信号检测模块；

用于记录Start信号在延迟环中传播圈数的Start信号延迟环计数器和用于记录Stop信号在环中传播圈数的Stop信号延迟环计数器；

用于输出信号所在延迟环中延迟单元的具体编号的ROM存储器；

用于存储数据的数据寄存器，包括分别用于存储Start信号延迟环计数器在Stop信号到来时的计数值、Start信号延迟环计数器在Stop信号到来后的计数值、Stop信号延迟环计数器的计数值、两个ROM存储器的值以及数据处理器输出的二进制数值的六个数据寄存器；

用于处理ROM存储器输出的二进制数值的数据处理器，包括一个用于处理ROM存储器输出的二进制数值，相减后以原码形式输出的减法器；

start信号延迟环、stop信号延迟环，为两个结构完全相同的延迟环，其分别由16个延迟单元和一个二选一多路选择器构成，延迟环中的延迟单元为延迟相同的反相器。

Start信号和Stop信号输入电路中，分别进入所述Start信号延迟环和Stop信号延迟环进行传播，在每个延迟环的最后一个延迟单元后分别接一个计数器，所述计数器的输出端连接计数器寄存器，所述使能复位信号生成模块连接在计数器上，每个延迟环的输出端分别连接16个信号检测器用于对信号的多次采样，采样结果输入ROM存储器中，所述ROM存储器的输出端连接ROM存储器寄存器，保存ROM存储器输出结果，计数器寄存器、ROM存储器寄存器的结果作为数据处理器的输入，所述数据处理器的输出端连接数据处理器寄存器，保存处理结果。

基于多次采样的时间数字转换电路的工作原理：采用两个完全相同的延迟环且延迟环中的各延迟单元的延迟相同，以tp表示，对输入的模拟时间量进行量化，以离散的数字量的形式输出，其量化精度取决于采样时钟的周期与延迟环的周期之间的差值。利用所述的基于多次采样的时间数字转换电路对两个待测信号下降沿之间的时间间隔进行测量，设两个先后输入信号分别为Start信号和Stop信号，Start信号提前于Stop信号，进入Start延迟环进行传播，同时Start信号延迟环计数器对Start信号在环中传播的圈数进行计数，Stop信号到来后，在Stop延迟环中传播，同时Stop信号延迟环计数器对信号在Start延迟环中的传播圈数进行计数，Start信号延迟环计数器输出当前传播的圈数；采用比信号在延迟环中传播周期小一个固定值τ的采样时钟对信号进行多次采样，得到信号所在的延迟环中的位置，此时测量精度为τ，当Start信号和Stop信号在延迟环中传播，分别检测到信号有由1到0的变化时，分别输出两个计数器的当前值，并得到信号所在的延迟单元的编号，通过以上计数器输出的传播圈数以及经过多少组延迟单元算出Start信号与Stop信号之间的时间间隔。

一种基于多次采样的时间数字转换电路的基本算法如下：

设用于传输两个信号的延迟环的各延迟单元的延迟均为tp，由于延迟环由一个二选一多路选择器及16个延迟单元构成，设当Stop信号到来时，Start信号在延迟环中传播的圈数为X圈，即Start延迟环计数器的计数值为X，此时计数器清零，开始重新计数，当Start信号和Stop信号在延迟环中传播，分别检测到信号有由1到0的变化时，Start信号在延迟环中传播的圈数为N，即Start延迟环计数器的值为N，Stop信号在延迟环中传播的圈数为M，即Stop延迟环计数器的值为M，检测到Start信号的位置为第P个延迟单元，检测到Stop信号的位置为第Q个延迟单元，则时间间隔T的计算公式为：

T＝X·16tp+(P-Q)tp+(N-M)·τ

如图2所示，本发明提供了一种基于多次采样的时间数字转换电路的实现方法，包括以下步骤：

步骤1：Start信号输入，Start信号在延迟环中传播；

步骤2：Start信号延迟环计数器对Start延迟环中Start信号的传播圈数进行计数；

步骤3：Stop信号输入，同时Star信号t延迟环计数器输出当前计数值，并继续计数，Stop信号在与Start信号相同的延迟环中传播；

步骤4：Stop信号延迟环计数器对Stop延迟环中信号的传播圈数进行计数；

步骤5：在信号输入的同时，利用比信号在延迟环中传播周期小τ的采样时钟对信号位置进行检测，通过ROM存储器输出，同时Start信号延迟环计数器和Stop信号延迟环计数器分别输出当前计数值；

步骤6：通过比较Start信号和Stop信号所在延迟环的位置，经过数据处理得到Start信号与Stop信号之间的时间间隔。

如图3所示，本发明还提供了一种基于多次采样的时间数字转换电路的设计方法，包括以下步骤：

步骤S1：通过分析时间数字转换器中各信号的逻辑关系，根据具体实现要求，进行模块功能的划分；本实施例采用集成电路设计方法对时间数字转换器进行设计本实施例基于多次采样的时间数字转换电路整体结构如图1所示，根据功能划分模块包括：计数器使能与复位信号生成模块、Start延迟环、Stop延迟环、信号检测器、Start延迟环和Stop延迟环计数器、ROM存储器、ROM存储器寄存器、计数器寄存器、数据处理器、数据处理器寄存器。

步骤S2：利用Cadence软件设计各功能模块的电路原理图；为了测量图4所示的时间间隔，本实施例采用更高精度的基于多次采样测量方法对其进行测量，时间间隔测量时序示意图如图5所示，采用小于延迟环周期τ的采样时钟对Start信号和Stop信号进行采样，实现高精度测量。

如图6所示，本实施例基于多次采样的时间数字转换电路的整体测量结构，环形时间数字转换器的内核由一个Start延迟环，一个Stop延迟环，16个反相器，32个信号检测器组成，Start延迟环和Stop延迟环均由16个相同延迟单元和一个二选一多路器选择器组成。Start信号进入延迟环后在Start延迟环中传播，Stop信号进入延迟环中在Stop延迟环中传播，设延迟环的延迟单元延迟为tp，每组延迟单元的输出接入信号检测器，其中奇数延迟单元的输出接一个反相器后接入信号检测器，检测信号由1到0的变化。如图7、8所示，本实施例的两个延迟环均由一个二选一多路器和16个相同的反相器组成，每个延迟单元均具有反相功能。如图9所示，本实施例中的Start延迟环、Stop延迟环信号检测器，用于检测信号由1到0的变化。本实施例中包括32个相同的信号检测器，Start延迟环和Stop延迟环中共有32组延迟单元，每组延迟单元的输出后面均连接一个信号检测器；如图10所示，本实施例中的ROM存储器，采用16×4个存储单元的存储阵列，用来存储从0000到1111共16个二进制数值，分别表示16个反相器，存储阵列中的每个基本存储单元存储内容以该单元有无管子来表示。WL0-WL15作为输入，其中某字线被选中输出高电平，使得连接在这条字线上的所有NMOS管导通，这些管子的漏极所接的位线为低电平，使数据输出端输出信息0。如图11所示，本实施例中的ROM存储器为四位寄存器，用于存储ROM存储器的位线输出的四位二进制数值；如图12所示，为本实施例中的Start延迟环和Stop延迟环的四位二进制计数器模块，计数器由四个D触发器组成，触发器具有0和1两种状态，因此用一个触发器就可以表示一位二进制数，把4个触发器串起来表示4位二进制数，包括用于记录Start信号在延迟环中传播圈数的Start信号延迟环计数器和用于记录Stop信号在环中传播圈数的Stop信号延迟环计数器；如图13所示，使能复位信号生成模块分别生成计数器的使能信号和复位信号；如图14所示，本实施例中的Start延迟环、Stop延迟环计数器寄存器都为四位寄存器，分别用于存储Stop信号到来时Start延迟环计数器的当前值、Stop信号到来后Start延迟环计数器和Stop延迟环计数器的值；如图15所示，本实施例的数据处理结构，包括两个四位二进制加法器，均由4个全加器级联，每个处理一位，最低有效位的进位输入通常设置为0，每个全加器的进位输出连到高一位全加器的进位输入。根据二进制补码的减法运算，两个四位二进制数相减可以通过全加器来实现。图15中的ROM[0]_reg_Q的四位是正常输入，ROM[1]_reg_Q的四位是取反输入，低位向高位的进位C输入给1，来实现ROM[0]_reg_Q-ROM[1]_reg_Q的减法运算，利用第二个加法器对输出的结果进行处理，最终以原码的形式输出；如图16所示，本实施例的数据处理器寄存器为五位寄存器，用于存储数据处理器输出的四位二进制数值和一个进位值。

步骤S3：生成步骤S2中的各功能模块的符号图，并进行仿真验证，判断设计的正确性；通过仿真验证，对各功能模块的电路图进行优化，使各部分电路的性能达到最优，将各功能模块组成完整的电路结构；利用Cadence软件对整体电路仿真，并进行时序分析检测整体电路是否能够实现目的功能；如图17所示，本实施例的信号检测器符号图，信号检测器的引脚为Start[i]、Stop[i]、CLK、Start_edge[i]、Stop_edge[i]，i取值为0到15。Start[i]、Stop[i]分别为Start信号和Stop信号在延迟环中传播每个反相器的输出信号，CLK为采样时钟Start_edge[i]、Stop_edge[i]为输出信号，作为计数器使能复位信号生成模块的输入；如图18所示，本实施例的ROM存储器符号图，ROM存储器的引脚为WL[i]、ROM_BL0、ROM_BL1、ROM_BL2、ROM_BL3，i取值为0到15。WL[i]为ROM存储器的字线，ROM_BL0、ROM_BL1、ROM_BL2、ROM_BL3为ROM存储器的位线；如图19所示，本实施例中的ROM存储器寄存器符号图，ROM存储器寄存器的引脚为en_ROM[j]_reg、CLK、ROM[J]_BL[0:3]、rst_ROM[j]_reg、ROM[j]_reg_Q[0:3]，j取值为0和1。ROM[j]_reg_Q[0:3]为输出信号；如图20所示，本实施例中的计数器符号图，计数器的引脚为en_cnt[j]、CLK、rst_cnt[j]、cnt[j]_Q[0:3]，j取值为0和1。cnt[j]_Q[0:3]为输出信号；如图21所示，本实施例中的计数器使能和复位信号生成模块结构符号图，引脚为Start_edge[i]、Stop_edge[i]、en_cnt[j]、rst_cnt[j]，j取值为0和1。信号检测器的输出Start_edge[i]、Stop_edge[i]为计数器使能复位信号生成模块的输入信号，en_cnt[j]和rst_cnt[j]为两个延迟环计数器的使能信号和复位信号；如图22所示，本实施例中的计数器寄存器符号图，计数器寄存器的引脚为en_cnt[j]_reg[k]、cnt[j]_Q[0:3]、CLK、rst_cnt[j]_reg[k]、cnt[j]_reg_Q[0:3]，j取0和1，k取0和1。cnt[j]_reg_Q[0:3]为寄存器的输出；如图23所示，本实施例中的数据处理器符号图，数据处理器的引脚为ROM[0]_reg_Q[0:3]、ROM[1]_reg_Q[0:3]、v、sub_Q[0:3]。v和sub_Q[0:3]为输出；如图24所示，本实施例中的数据处理器寄存器符号图，数据处理器寄存器的引脚为en_sub_reg、v、sub_Q[0:3]、CLK、rst_sub_rsg、V、sub_reg_Q[0:3]。V、sub_reg_Q[0:3]为输出信号。对设计的各个模块进行仿真，通过波形检验功能的正确性，看波形是否满足设计要求，若不满足功能要求，需重新修改设计再进行仿真，直到功能满足要求。

步骤S4：功能仿真验证通过后，将各个模块组成完整的时间数字转换电路结构。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

Claims (7)

1.一种基于多次采样的时间数字转换电路，其特征在于，包括：

用于生成计数器使能信号和计数器复位信号的计数器使能及复位信号生成模块；

用于检测延迟环中各延迟单元输出的信号是否有从1到0变化的信号检测器；

用于输出信号所在延迟环中延迟单元的具体编号的ROM存储器；

用于存储计数器计数值、ROM存储器输出值以及数据处理器数值的数据寄存器；

用于处理ROM存储器输出的二进制数值的数据处理器；所述数据处理器包括一个用于处理ROM存储器输出的二进制数值，相减后以原码形式输出的减法器；

Start信号延迟环、Stop信号延迟环；

以及计数器；

Start信号和Stop信号输入电路中，分别进入所述Start信号延迟环和Stop信号延迟环进行传播，在每个延迟环的最后一个延迟单元后分别接一个计数器，所述计数器的输出端连接计数器寄存器，使能复位信号生成模块连接在计数器上，每个延迟环的输出端分别连接16个信号检测器用于对信号的多次采样，采样结果输入ROM存储器中，所述ROM存储器的输出端连接ROM存储器寄存器，保存ROM存储器输出结果，计数器寄存器、ROM存储器寄存器的结果作为数据处理器的输入，所述数据处理器的输出端连接数据处理器寄存器，保存处理结果。

2.根据权利要求1所述的一种基于多次采样的时间数字转换电路，其特征在于：所述Start信号延迟环和Stop信号延迟环为两个结构完全相同的延迟环，其分别由16个延迟单元和一个二选一多路选择器构成。

3.根据权利要求1所述的一种基于多次采样的时间数字转换电路，其特征在于：所述计数器包括用于记录Start信号在延迟环中传播圈数的Start信号延迟环计数器和用于记录Stop信号在环中传播圈数的Stop信号延迟环计数器。

4.根据权利要求1所述的一种基于多次采样的时间数字转换电路，其特征在于：所述数据寄存器包括用于存储Start信号延迟环计数器在Stop信号到来时的计数值、Start信号延迟环计数器在Stop信号到来后的计数值、Stop信号延迟环计数器的计数值的计数器寄存器、用于存储两个ROM存储器的值的ROM存储器寄存器以及用于存储数据处理器输出的二进制数值的数据处理器寄存器。

5.根据权利要求2所述的一种基于多次采样的时间数字转换电路，其特征在于：所述延迟环中的延迟单元为延迟相同的反相器。

6.一种基于权利要求1所述时间数字转换电路的实现方法，其特征在于，包括以下步骤：

步骤1：Start信号输入，Start信号在延迟环中传播；

步骤2：Start信号延迟环计数器对Start延迟环中Start信号的传播圈数进行计数；

步骤3：Stop信号输入，同时Start信号延迟环计数器输出当前计数值，并继续计数，Stop信号在与Start信号相同的延迟环中传播；

步骤4：Stop信号延迟环计数器对Stop延迟环中信号的传播圈数进行计数；

步骤5：在信号输入的同时，利用比信号在延迟环中传播周期小τ的采样时钟对信号位置进行检测，通过ROM存储器输出信号所在位置的延迟单元编号，同时Start信号延迟环计数器和Stop信号延迟环计数器分别输出当前计数值；

步骤6：通过比较Start信号和Stop信号所在延迟环的位置，经过数据处理得到Start信号与Stop信号之间的时间间隔。

7.一种基于权利要求1所述时间数字转换电路的设计方法，其特征在于，包括以下步骤：

步骤S1：通过分析时间数字转换器中各信号的逻辑关系，根据具体实现要求，进行模块功能的划分；

步骤S2：利用Cadence软件设计各功能模块的电路原理图；

步骤S3：生成步骤S2中的各功能模块的符号图，并进行仿真验证，判断设计的正确性；通过仿真验证，对各功能模块的电路图进行优化，使各部分电路的性能达到最优，将各功能模块组成完整的电路结构；利用Cadence软件对整体电路仿真，并进行时序分析检测整体电路是否能够实现目的功能；

步骤S4：功能仿真验证通过后，将各个模块组成完整的时间数字转换电路结构。

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