CN109087859A - 一种半导体器件的制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件的制造方法，所述方法包括：提供半导体衬底，半导体衬底表面上形成有栅极堆叠结构；以栅极堆叠结构为掩膜对半导体衬底进行刻蚀，以在栅极堆叠结构两侧的半导体衬底中形成凹槽；在栅极堆叠结构的至少一侧形成包围凹槽的缓冲扩散层；在凹槽内形成源极和漏极。采用本发明的方法，在形成源极和漏极之前形成缓冲扩散层，在后续的退火工艺中缓冲扩散层中杂质的扩散带动源极和漏极区域的杂质扩散，使源极和漏极区域的杂质分布更加均匀，降低源极和漏极区域的PN结的电场分布梯度，同时还可以避免杂质的横向扩散，在控制横向短沟道效应的同时，降低了源极和漏极区域的结电容和结漏电流，提高了半导体器件良率和性能。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
随着金属-氧化物-半导体(metal oxide semiconductor，MOS)场效应晶体管器件的特征尺寸的不断减小，在其制造过程中，对于MOS器件的足够有效的沟道长度的控制变得愈发具有挑战性。为此，采用在MOS器件中形成超浅结和突变结的方法，可以改善核心器件的短沟道效应。然而，在形成超浅结和突变结的过程中，如何在抑制短沟道效应(ShortChannel Effect，SCE)和提升MOS器件的性能之间找到更为合理的均衡点也是极负挑战性的任务。
为了进一步提升MOS器件的性能，本领域技术人员致力于开发性能更高的半导体器件，鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)就是其中的一种。FinFET是用于22nm及以下工艺节点的先进半导体器件，其可以有效控制半导体器件按比例缩小所导致的难以克服的短沟道效应。然而，即使对于FinFET，器件的性能和控制短沟道效应之间的均衡也成为越来越大的挑战。为了克服这个难题，现有技术通过预非晶化离子注入、应力技术等来使得轻掺杂(LDD)和晕环(Halo)注入形成更浅的超浅结，以改善器件的性能。然而，这些方法在改善短沟道效应的同时，会带来结漏电流的增加，进而导致半导体器件性能的降低。
本发明的目的在于提供一种半导体器件的制造方法，以解决上述技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一种半导体器件的制造方法，所述方法包括：提供半导体衬底，所述半导体衬底表面上形成有栅极堆叠结构；以所述栅极堆叠结构为掩膜对所述半导体衬底进行刻蚀，以在所述栅极堆叠结构两侧的半导体衬底中形成凹槽；在所述栅极堆叠结构的至少一侧形成包围所述凹槽的缓冲扩散层；在所述凹槽内形成源极和漏极。
进一步，所述缓冲扩散层包括在所述栅极堆叠结构两侧形成的对称的缓冲扩散层。
进一步，形成所述对称的缓冲扩散层的方法包括：执行第一离子注入工艺，以在所述栅极堆叠结构两侧的所述凹槽底部的半导体衬底中形成第一离子注入区；执行第二离子注入工艺，以在所述第一离子注入区表面以及所述凹槽侧壁处的半导体衬底中形成第二离子注入区。
进一步，所述缓冲扩散层包括只在所述栅极堆叠结构一侧形成的不对称的缓冲扩散层。
进一步，形成所述不对称的缓冲扩散层的方法包括：在所述栅极堆叠结构一侧的所述半导体衬底及部分所述栅极堆叠结构表面形成图案化的光刻胶层；以所述光刻胶层为掩膜，执行第一离子注入工艺，以在所述栅极堆叠结构一侧的所述凹槽底部的半导体衬底中形成第一离子注入区；执行第二离子注入工艺，以在所述第一离子注入区表面以及所述凹槽侧壁处的半导体衬底中形成第二离子注入区；去除所述光刻胶层。
进一步，所述第一离子注入工艺为垂直离子注入。
进一步，所述第一离子注入工艺的注入离子包括硅。
进一步，在所述第一离子注入工艺中，注入离子硅的能量为1KeV-5KeV，剂量为1e13-5e13/cm2。
进一步，所述第二离子注入工艺为倾斜离子注入。
进一步，在所述第二离子注入工艺中，离子束的方向与半导体衬底表面法线方向呈0-45°角，所述角度为离子束的方向与所述半导体衬底表面法线方向之间的夹角。
进一步，所述第二离子注入工艺的注入离子包括氮。
进一步，所述第二离子注入工艺的注入离子还包括碳。
进一步，在所述第二离子注入工艺中，注入离子氮的能量为1KeV-5KeV，剂量为1e14-8e14/cm2。
进一步，在所述第二离子注入工艺中，注入离子碳的能量为1KeV-5KeV，剂量为1e14-8e14/cm2。
进一步，所述半导体器件包括FinFET器件。
综上所述，根据本发明的方法，在形成源极和漏极之前形成缓冲扩散层，在后续的退火工艺中缓冲扩散层中杂质的扩散带动源极和漏极区域的杂质扩散，使源极和漏极区域的杂质分布更加均匀，降低源极和漏极区域的PN结的电场分布梯度，同时还可以避免杂质的横向扩散，在控制横向短沟道效应的同时，降低了源极和漏极区域的结电容和结漏电流，提高了半导体器件良率和性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为本发明实施例的半导体器件的主要工艺流程示意图；
图2A-2E为根据本发明的实施例一的方法依次实施的步骤分别获得的半导体器件的示意性剖面图；
图3A-3F为根据本发明的实施例二的方法依次实施的步骤分别获得的半导体器件的示意性剖面图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件的制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现有技术通过预非晶化离子注入、应力技术等来优化轻掺杂区和晕环掺杂特性，以改善器件的性能。然而，这些方法在改善短沟道效应的同时，会带来结漏电流的增加，进而导致半导体器件性能的降低。
示例性实施例
鉴于上述问题的存在，本发明提出了一种半导体器件的制造方法，如图1所示，其包括以下主要步骤：
在步骤S101中，提供半导体衬底，所述半导体衬底表面上形成有栅极堆叠结构；
在步骤S102中，以所述栅极堆叠结构为掩膜对所述半导体衬底进行刻蚀，以在所述栅极堆叠结构两侧的半导体衬底中形成凹槽；
在步骤S103中，在所述栅极堆叠结构的至少一侧形成包围所述凹槽的缓冲扩散层；
在步骤S104中，在所述凹槽内形成源极和漏极。
根据本发明的方法，在形成源极和漏极之前形成缓冲扩散层，在后续的退火工艺中缓冲扩散层中杂质的扩散带动源极和漏极区域的杂质扩散，使源极和漏极区域的杂质分布更加均匀，降低源极和漏极区域的PN结的电场分布梯度，同时还可以避免杂质的横向扩散，在控制横向短沟道效应的同时，降低了源极和漏极区域的结电容和结漏电流，提高了半导体器件良率和性能。
实施例一
以P型金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)为例，参照图2A-图2E，其中示出了根据本发明实施例一的方法依次实施的步骤分别获得的半导体器件的示意性剖面图。
首先，如图2A所示，提供半导体衬底201，所述半导体衬底201表面上形成有栅极堆叠结构202，接着采用轻掺杂工艺(Lightly Doped Drain，LDD)对所述半导体衬底201中临近所述栅极堆叠结构202的区域进行离子注入并退火，以在半导体衬底201的临近所述栅极堆叠结构202的区域中形成轻掺杂漏(LDD)离子注入区(图中未示出)。
进一步，所述半导体衬底201的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等，还可以采用氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、砷化镓(GaAS)、氧化锌(ZnO)、碳化硅(SiC)等，在本实施例中，所述半导体衬底选用单晶硅材料构成。进一步，半导体衬底201两侧形成有浅沟槽隔离结构(STI)203，在所述半导体衬底中还可以形成有埋层、阱结构等，为了简化，图示中予以省略。
作为一个示例，所述栅极堆叠结构202包括自下而上层叠的栅极介电层202a、栅极材料层202b，以及覆盖所述栅极介电层202a和栅极材料层202b侧壁的侧墙202c＇。所述栅极介电层202a包括氧化物层，例如二氧化硅(SiO2)层。栅极材料层202b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。侧墙202c＇的构成材料优选氮化硅。具体的形成工艺参照现有技术，在此不再赘述。
可选地，所述半导体器件包括FinFET器件。半导体衬底201表面形成有鳍片(Fin)，所述栅极堆叠结构202围绕在鳍片的两侧及上方。具体地，鳍片经过图案化工艺形成，其形成过程为：首先在半导体衬底上沉积掩膜层，在掩膜层上涂覆光阻胶层后，采用具有鳍形沟道结构的光罩曝光涂覆光阻胶层后显影，在光阻胶层上形成鳍形沟道图案的光阻胶层，然后以具有鳍形沟道图案的光阻胶层为掩膜，刻蚀掩膜层，得到具有鳍形沟道图案的掩膜层；然后以具有鳍形沟道图案的掩膜层为遮挡，刻蚀半导体衬底，得到具有鳍形沟道图案的衬底，去除剩余的掩膜层；以栅极堆叠结构为掩膜对所述鳍形沟道进行刻蚀，以露出半导体衬底。
示例性地，所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，在本实施例中，形成的器件为PMOSFET器件，注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。如果形成的器件为NMOSFET器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合。
进一步，在完成所述离子注入后，为了消除高能量的入射离子与半导体晶格上的原子碰撞、晶格原子发生位移而造成大量的空位，将所述器件在一定的温度下进行退火，以恢复晶体的结构和消除缺陷。
接下来，如图2B所示，对所述侧墙202c＇进行加宽，以形成侧墙202c，然后以所述栅极堆叠结构202为掩膜对所述半导体衬底201进行刻蚀，以在所述栅极堆叠结构202两侧的半导体衬底201中形成凹槽204。
进一步，对所述侧墙进行加宽的目的是进一步加强源/漏极和栅极堆叠结构之间的隔离作用。加宽所述侧墙202c＇的工艺步骤包括：在半导体衬底201上形成完全覆盖所述栅极堆叠结构202的侧墙材料层，其构成材料优选氮化硅，然后采用侧壁蚀刻工艺蚀刻侧墙材料层，以形成侧墙202c。具体工艺参照现有技术，在此不再赘述。
采用各向同性的干法蚀刻工艺对所述半导体衬底201进行刻蚀，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割进行，具体工艺参照现有技术，在此不再赘述。
接着，如图2C所示，执行第一离子注入工艺，以在所述栅极堆叠结构202两侧的所述凹槽底部的半导体衬底201中形成第一离子注入区205。
其中，第一离子注入的注入离子包括硅(Si)，其离子注入形成的缺陷可以在后序的退火工艺中被修复。进一步，所述第一离子注入为垂直于半导体衬底的离子注入，能量为1KeV-5KeV，剂量为1e13-5e13/cm2，注入深度为1nm-20nm。进一步，所述第一离子注入的注入次数可以为一次，也可以为多次。
进一步，形成的第一离子注入区在一定程度上可使源极和漏极区域的扩散结深加深，形成源极和漏极区域后的退火工艺可以修复第一离子注入所形成的缺陷，而且这些杂质离子的扩散会带动源极和漏极区域杂质的扩散，从而使源极和漏极区域的杂质分布更加均匀，有利于降低源极和漏极区域的PN结的电场分布梯度，进而降低结电容和结漏电流。
然后，如图2D所示，执行第二离子注入工艺，以在所述第一离子注入区205表面以及所述凹槽侧壁处的半导体衬底201中形成第二离子注入区206。
其中，第二离子注入的注入离子为轻质离子，如氮(N)、碳(N)、硼(B)中的一种或组合，优选为氮和碳的组合。进一步，注入的氮离子的能量为1KeV-5KeV，剂量为1e14-8e14/cm2；注入的碳离子的能量为1KeV-5KeV，剂量为1e14-8e14/cm2。
进一步，第二离子注入为倾斜离子注入，离子束的方向与半导体衬底表面法线方向呈0-45°角，其为离子束的方向与所述半导体衬底表面法线方向之间的夹角，即离子束可以以半导体衬底表面法线方向为中心向两侧倾斜的方向注入。可选地，一种倾斜方式为向左右两侧倾斜，另一种倾斜方式为向前后两侧倾斜，优选向前后两侧倾斜，为了简化，图2D中仅示出以半导体衬底表面法线方向为中心向左侧倾斜的情况。进一步，所述第二离子注入的注入次数可以为一次，也可以为多次。
进一步，形成的第二离子注入区206可以防止第一离子注入工艺所注入的杂质在退火时沿着凹槽侧壁发生横向扩散，导致源漏穿通和短沟道效应。
第一离子注入区205和第二离子注入区206构成缓冲扩散层，在退火时缓冲扩散层中的杂质离子的扩散会带动源极和漏极区域杂质的扩散，以使源极和漏极区域的杂质分布更加均匀，降低源极和漏极区域的PN结的电场分布梯度，在控制横向短沟道效应的同时，降低了源极和漏极区域的结电容和结漏电流。
最后，如图2E所示，在所述凹槽内的缓冲扩散层表面外延生长形成源极207和漏极208，然后进行退火。
其中，所述源极和漏极作为重掺杂源漏区，所述源极和漏极的表面高于半导体衬底表面。对于PMOSFET而言，作为源极和漏极的材料为锗硅层(SiGe)，此外，还可以在锗硅内掺杂适量的硼元素(如B或BF2)，以提高半导体器件性能，进一步，所述锗硅层为嵌入式锗硅层。对于NMOSFET而言，作为源极和漏极的材料为碳硅层(SiC)。利用该外延层对沟道施加应力，以提高载流子的迁移率。
由于源极和漏极覆盖了可以产生更多有效抑制浅侧向结的沟道边缘区域，这可以产生更强大的驱动电流，同时改善短沟道效应和逆短沟道效应。另外由于在所述栅极堆叠结构两侧的半导体衬底中形成对称的缓冲扩散层，在退火时缓冲扩散层中的杂质离子的扩散会带动源极和漏极区域杂质的扩散，以使源极和漏极区域的杂质分布更加均匀，降低源极和漏极区域的PN结的电场分布梯度，在控制横向短沟道效应的同时，降低了源极和漏极区域的结电容和结漏电流，提高了半导体器件良率和性能。
实施例二
以P型金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)为例，参照图3A-图3F，其中示出了根据本发明实施例二的方法依次实施的步骤分别获得的半导体器件的示意性剖面图。
首先，如图3A所示，提供半导体衬底301，所述半导体衬底301表面上形成有栅极堆叠结构302，接着采用轻掺杂工艺(Lightly Doped Drain，LDD)对所述半导体衬底301中临近所述栅极堆叠结构302的区域进行离子注入并退火，以在半导体衬底301的临近所述栅极堆叠结构302的区域中形成轻掺杂漏(LDD)离子注入区(图中未示出)。
进一步，所述半导体衬底301的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等，还可以采用氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、砷化镓(GaAS)、氧化锌(ZnO)、碳化硅(SiC)等，在本实施例中，所述半导体衬底选用单晶硅材料构成。进一步，半导体衬底301两侧形成有浅沟槽隔离结构(STI)303，在所述半导体衬底中还可以形成有埋层、阱结构等，为了简化，图示中予以省略。
作为一个示例，所述栅极堆叠结构302包括自下而上层叠的栅极介电层302a、栅极材料层302b，以及覆盖所述栅极介电层302a和栅极材料层302b侧壁的侧墙302c＇。所述栅极介电层302a包括氧化物层，例如二氧化硅(SiO2)层。栅极材料层302b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。侧墙302c＇的构成材料优选氮化硅。具体的形成工艺参照现有技术，在此不再赘述。
可选地，所述半导体器件包括FinFET器件。半导体衬底301表面形成有鳍片(Fin)，所述栅极堆叠结构302围绕在鳍片的两侧及上方。具体地，鳍片经过图案化工艺形成，其形成过程为：首先在半导体衬底上沉积掩膜层，在掩膜层上涂覆光阻胶层后，采用具有鳍形沟道结构的光罩曝光涂覆光阻胶层后显影，在光阻胶层上形成鳍形沟道图案的光阻胶层，然后以具有鳍形沟道图案的光阻胶层为掩膜，刻蚀掩膜层，得到具有鳍形沟道图案的掩膜层；然后以具有鳍形沟道图案的掩膜层为遮挡，刻蚀半导体衬底，得到具有鳍形沟道图案的衬底，去除剩余的掩膜层；以栅极堆叠结构为掩膜对所述鳍形沟道进行刻蚀，以露出半导体衬底。
示例性地，所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，在本实施例中，形成的器件为PMOSFET器件，注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。如果形成的器件为NMOSFET器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合。
进一步，在完成所述离子注入后，为了消除高能量的入射离子与半导体晶格上的原子碰撞、晶格原子发生位移而造成大量的空位，将所述器件在一定的温度下进行退火，以恢复晶体的结构和消除缺陷。
接下来，如图3B所示，对所述侧墙302c＇进行加宽，以形成侧墙302c，然后以所述栅极堆叠结构302为掩膜对所述半导体衬底301进行刻蚀，以在所述栅极堆叠结构302两侧的半导体衬底301中形成凹槽304。
进一步，对所述侧墙进行加宽的目的是进一步加强源/漏极和栅极堆叠结构之间的隔离作用。加宽所述侧墙302c＇的工艺步骤包括：在半导体衬底301上形成完全覆盖所述栅极堆叠结构302的侧墙材料层，其构成材料优选氮化硅，然后采用侧壁蚀刻工艺蚀刻侧墙材料层，以形成侧墙302c。具体工艺参照现有技术，在此不再赘述。
采用各向同性的干法蚀刻工艺对所述半导体衬底301进行刻蚀，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割进行，具体工艺参照现有技术，在此不再赘述。
接着，如图3C所示，在所述栅极堆叠结构302待形成源极一侧的所述半导体衬底301及部分所述栅极堆叠结构302表面形成图案化的光刻胶层308。
进一步，在后续的第一离子注入工艺和第二离子注入工艺中，所述光刻胶层308可对源极一侧的半导体衬底形成遮挡，使得第一离子注入区和第二离子注入区只在漏极一侧形成。
需要说明的是，也可以在待形成漏极一侧的半导体衬底及部分所述栅极堆叠结构表面形成图案化的光刻胶层，此时第一离子注入区和第二离子注入区只在源极一侧形成。
然后，如图3D所示，以所述光刻胶层308为掩膜，执行第一离子注入工艺，以在所述栅极堆叠结构302待形成源极一侧的所述凹槽底部的半导体衬底301中形成第一离子注入区305。
其中，第一离子注入的注入离子包括硅(Si)，其离子注入形成的缺陷可以在后序的退火工艺中被修复。进一步，所述第一离子注入为垂直于半导体衬底的离子注入，能量为1KeV-5KeV，剂量为1e13-5e13/cm2，注入深度为1nm-20nm。进一步，所述第一离子注入的注入次数可以为一次，也可以为多次。
进一步，形成的第一离子注入区在一定程度上可使源极和漏极区域的扩散结深加深，形成源极和漏极区域后的退火工艺可以修复第一离子注入所形成的缺陷，而且这些杂质离子的扩散会带动源极和漏极区域杂质的扩散，从而使源极和漏极区域的杂质分布更加均匀，有利于降低源极和漏极区域的PN结的电场分布梯度，进而降低结电容和结漏电流。
然后，如图3E所示，执行第二离子注入工艺，以在所述第一离子注入区305表面以及所述凹槽侧壁处的半导体衬底301中形成第二离子注入区306。
其中，第二离子注入的注入离子为轻质离子，如氮(N)、碳(N)、硼(B)中的一种或组合，优选为氮和碳的组合。进一步，注入的氮离子的能量为1KeV-5KeV，剂量为1e14-8e14/cm2；注入的碳离子的能量为1KeV-5KeV，剂量为1e14-8e14/cm2。
进一步，第二离子注入为倾斜离子注入，离子束的方向与半导体衬底表面法线方向呈0-45°角，其为离子束的方向与所述半导体衬底表面法线方向之间的夹角，即离子束可以以半导体衬底表面法线方向为中心向两侧倾斜的方向注入。可选地，一种倾斜方式为向左右两侧倾斜，另一种倾斜方式为向前后两侧倾斜，优选向前后两侧倾斜，为了简化，图3D中仅示出以半导体衬底表面法线方向为中心向左侧倾斜的情况。进一步，所述第二离子注入的注入次数可以为一次，也可以为多次。
进一步，形成的第二离子注入区306可以防止第一离子注入工艺所注入的杂质在退火时沿着凹槽侧壁发生横向扩散，导致源漏穿通和短沟道效应。
第一离子注入区305和第二离子注入区306构成缓冲扩散层，在退火时缓冲扩散层中的杂质离子的扩散会带动源极和漏极区域杂质的扩散，以使源极和漏极区域的杂质分布更加均匀，降低源极和漏极区域的PN结的电场分布梯度，在控制横向短沟道效应的同时，降低了源极和漏极区域的结电容和结漏电流。
最后，如图3F所示，去除光刻胶层308，然后在源极一侧的凹槽内外延生长源极307，在漏极一侧的凹槽内的缓冲扩散层表面外延生长漏极308，然后进行退火。
其中，所述源极和漏极作为重掺杂源漏区，所述源极和漏极的表面高于半导体衬底表面。对于PMOSFET而言，作为源极和漏极的材料为锗硅层(SiGe)，此外，还可以在锗硅内掺杂适量的硼元素(如B或BF2)，以提高半导体器件性能，进一步，所述锗硅层为嵌入式锗硅层。对于PMOSFET而言，作为源极和漏极的材料为碳硅层(SiC)。利用该外延层对沟道施加应力，以提高载流子的迁移率。
由于源极和漏极覆盖了可以产生更多有效抑制浅侧向结的沟道边缘区域，这可以产生更强大的驱动电流，同时改善短沟道效应和逆短沟道效应。另外由于在所述栅极堆叠结构一侧的半导体衬底上形成不对称的缓冲扩散层，在退火时缓冲扩散层中的杂质离子的扩散会带动源极和漏极区域杂质的扩散，以使源极和漏极区域的杂质分布更加均匀，降低源极和漏极区域的PN结的电场分布梯度，在控制横向短沟道效应的同时，降低了源极和漏极区域的结电容和结漏电流，提高了半导体器件良率和性能。
综上所述，根据本发明的方法，在形成源极和漏极之前形成缓冲扩散层，在后续的退火工艺中缓冲扩散层中杂质的扩散带动源极和漏极区域的杂质扩散，使源极和漏极区域的杂质分布更加均匀，降低源极和漏极区域的PN结的电场分布梯度，同时还可以避免杂质的横向扩散，在控制横向短沟道效应的同时，降低了源极和漏极区域的结电容和结漏电流，提高了半导体器件良率和性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (15)
1.一种半导体器件的制造方法，其特征在于，包括以下步骤：
提供半导体衬底，所述半导体衬底表面上形成有栅极堆叠结构；
以所述栅极堆叠结构为掩膜对所述半导体衬底进行刻蚀，以在所述栅极堆叠结构两侧的半导体衬底中形成凹槽；
在所述栅极堆叠结构的至少一侧形成包围所述凹槽的缓冲扩散层；
在所述凹槽内形成源极和漏极。
2.根据权利要求1所述的方法，其特征在于，所述缓冲扩散层包括在所述栅极堆叠结构两侧形成的对称的缓冲扩散层。
3.根据权利要求2所述的方法，其特征在于，形成所述对称的缓冲扩散层的方法包括：
执行第一离子注入工艺，以在所述栅极堆叠结构两侧的所述凹槽底部的半导体衬底中形成第一离子注入区；
执行第二离子注入工艺，以在所述第一离子注入区表面以及所述凹槽侧壁处的半导体衬底中形成第二离子注入区。
4.根据权利要求1所述的方法，其特征在于，所述缓冲扩散层包括只在所述栅极堆叠结构一侧形成的不对称的缓冲扩散层。
5.根据权利要求4所述的方法，其特征在于，形成所述不对称的缓冲扩散层的方法包括：
在所述栅极堆叠结构一侧的所述半导体衬底及部分所述栅极堆叠结构表面形成图案化的光刻胶层；
以所述光刻胶层为掩膜，执行第一离子注入工艺，以在所述栅极堆叠结构一侧的所述凹槽底部的半导体衬底中形成第一离子注入区；
执行第二离子注入工艺，以在所述第一离子注入区表面以及所述凹槽侧壁处的半导体衬底中形成第二离子注入区；
去除所述光刻胶层。
6.根据权利要求3或5所述的方法，其特征在于，所述第一离子注入工艺为垂直离子注入。
7.根据权利要求6所述的方法，其特征在于，所述第一离子注入工艺的注入离子包括硅。
8.根据权利要求7所述的方法，其特征在于，在所述第一离子注入工艺中，注入离子硅的能量为1KeV-5KeV，剂量为1e13-5e13/cm2。
9.根据权利要求3或5所述的方法，其特征在于，所述第二离子注入工艺为倾斜离子注入。
10.根据权利要求9所述的方法，其特征在于，在所述第二离子注入工艺中，离子束的方向与半导体衬底表面法线方向呈0-45o角，所述角度为离子束的方向与所述半导体衬底表面法线方向之间的夹角。
11.根据权利要求10所述的方法，其特征在于，所述第二离子注入工艺的注入离子包括氮。
12.根据权利要求11所述的方法，其特征在于，所述第二离子注入工艺的注入离子还包括碳。
13.根据权利要求11所述的方法，其特征在于，在所述第二离子注入工艺中，注入离子氮的能量为1KeV-5KeV，剂量为1e14-8e14/cm2。
14.根据权利要求12所述的方法，其特征在于，在所述第二离子注入工艺中，注入离子碳的能量为1KeV-5KeV，剂量为1e14-8e14/cm2。
15.根据权利要求1所述的方法，其特征在于，所述半导体器件包括FinFET器件。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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