CN109075163A - Esd二极管、制造该二极管的方法以及包括该二极管的esd电路 - Google Patents

Esd二极管、制造该二极管的方法以及包括该二极管的esd电路 Download PDF

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Abstract

公开了关于在二极管的栅极区中形成自对准单扩散间断(SDB)隔离结构以减小电容、电阻、和/或面积的各方面。在一个方面，提供了一种二极管，其包括具有阱区的半导体基板。在该半导体基板的阱区中形成P掺杂和N掺杂扩散区。在该P掺杂与N掺杂扩散区之间的栅极区中与该栅极区自对准地形成将这些区电隔离的自对准SDB隔离结构。与栅极区中具有导电栅极结构的二极管相比，该自对准SDB隔离结构减小了该二极管的寄生电容。与常规二极管相比，该自对准SDB隔离结构具有减小放电路径的长度的宽度，这减小了该二极管的导通电阻。

Description

ESD二极管、制造该二极管的方法以及包括该二极管的ESD 电路
优先权申请
本申请要求于2016年4月20日提交的题为“FORMING A SELF-ALIGNED SINGLEDIFFUSION BREAK(SDB)ISOLATION STRUCTURE IN A GATE REGION OF A DIODE FORREDUCED CAPACITANCE,RESISTANCE,AND/OR AREA(在二极管的栅极区中形成自对准单扩散间断(SDB)隔离结构以减小电容、电阻、和/或面积)”的美国专利申请S/N.15/133,377的优先权，其全部内容通过援引纳入于此。
背景
I.公开领域
本公开的技术一般涉及二极管，尤其涉及被提供在该二极管中以将该二极管的阳极和阴极电隔离的隔离结构。
II.背景技术
静电放电(ESD)是集成电路(IC)中的可靠性问题的常见原因。ESD是可在电路中引入大电流的瞬态电压浪涌(负或正)。为了保护电路免受来自ESD浪涌的损害，保护方案尝试为正和负ESD浪涌两者提供放电路径。可在ESD保护电路中采用常规二极管以钳位正和负ESD浪涌的电压，以分流并防止过量电流被施加到受保护电路。
例如，图1解说了配置成向受保护电路102提供ESD保护的示例性ESD保护电路100。ESD保护电路100被耦合在电压轨104与接地轨106之间，以保护受保护电路102免受正和负ESD浪涌两者。以此方式，ESD保护电路100包括正ESD浪涌二极管108和负ESD浪涌二极管110。正ESD浪涌二极管108钳位信号引脚112上的正电压。具体而言，响应于信号引脚112上的正ESD浪涌，正ESD浪涌二极管108被正向偏置，并将信号引脚112上的电压钳位至电压轨104之上的一个二极管压降。来自此类正ESD浪涌的能量通过处于正向偏置模式的正ESD浪涌二极管108传导，并散布到电压轨104上。相反，负ESD浪涌二极管110钳位信号引脚112上的负电压。更具体地，响应于信号引脚112上的负ESD浪涌，负ESD浪涌二极管110被正向偏置，以相对于受保护电路102提供低阻抗路径。来自负ESD浪涌的能量散布到接地轨106上。
虽然图1中的ESD保护电路100提供了针对ESD浪涌的保护，但是ESD保护电路100的各种设计参数可负面地影响对应的IC。例如，与正和负ESD浪涌二极管108、110相对应的电容对保护电路100的电阻器-电容器(RC)延迟作出贡献。随着此类电容增加，RC延迟也增加，这降低了受保护电路102能工作的频率。较高的电容也增大了受保护电路102的阻抗。增大的阻抗负面地影响输入匹配，并且由此使从受保护电路102输入或输出的信号在某些频率下的回波/损耗降级。附加地，正和负ESD浪涌二极管108、110的电流密度部分地决定了ESD保护电路100可使ESD浪涌多快地放电。例如，更高的电流密度实现ESD浪涌的更快放电，这改善了ESD保护电路100的性能。然而，增大电流密度(例如，通过减小导通电阻或增大面积来实现)可能增加制造成本。
公开概述
本文中所公开的各方面包括在二极管的栅极区中形成自对准单扩散间断(SDB)隔离结构，以减小电容、电阻、和/或面积。在一个方面，提供了一种二极管，其包括具有阱区的半导体基板、以及形成在该半导体基板的阱区中的P型材料掺杂(P掺杂)和N型材料掺杂(N掺杂)扩散区。在该P掺杂与N掺杂扩散区之间的栅极区中与该栅极区自对准地形成自对准SDB隔离结构。该自对准SDB隔离结构将P掺杂和N掺杂扩散区电隔离，以使得这些P掺杂和N掺杂扩散区与栅极区中的自对准SDB隔离结构之间的寄生电容被减小或避免。与栅极区中包括导电栅极结构的二极管相比，在栅极区中形成自对准SDB隔离结构减小了该二极管的寄生电容。另外，与常规二极管相比，使自对准SDB隔离结构与该二极管的栅极区自对准允许自对准SDB隔离结构被形成有与栅极区的宽度相对应的宽度，以减小该二极管的放电路径的长度，并且由此减小该二极管的面积。更短的放电路径减小了该二极管的导通电阻，这增大了电流密度。此外，作为另一示例，除了在常规SDB工艺中使用的掩模之外，可在没有新制造掩模的情况下形成自对准SDB隔离结构，以使得该二极管能够实现减小的电容、电阻、和/或面积，而不增加制造成本。
就此而言，在一个方面，提供了一种二极管。该二极管包括半导体基板，其包括阱区。该二极管进一步包括形成在阱区中的P型材料掺杂(P掺杂)扩散区、以及形成在该阱区中的N型材料掺杂(N掺杂)扩散区。该二极管进一步包括布置在P掺杂扩散区与N掺杂扩散区之间的栅极区。该二极管进一步包括形成在栅极区中并与该栅极区自对准的自对准SDB隔离结构。该自对准SDB隔离结构提供了P掺杂扩散区与N掺杂扩散区之间的电隔离。
在另一方面，提供了一种用于制造二极管的方法。该方法包括提供包括阱区的半导体基板、形成在该阱区中的P掺杂扩散区、形成在该阱区中的N掺杂扩散区、以及布置在该P掺杂扩散区与N掺杂扩散区之间的栅极区。该方法进一步包括在栅极区中形成与该栅极区自对准的自对准SDB隔离结构。该自对准SDB隔离结构提供了P掺杂扩散区与N掺杂扩散区之间的电隔离。
在另一方面，提供了一种静电放电(ESD)保护电路。该ESD保护电路包括配置成向受保护电路传达电压信号的信号引脚。该ESD保护电路进一步包括耦合到所述信号引脚和电压轨的正浪涌二极管。该正浪涌二极管包括半导体基板，其包括阱区。该正浪涌二极管进一步包括形成在阱区中的P掺杂扩散区、以及形成在该阱区中的N掺杂扩散区。该正浪涌二极管进一步包括布置在P掺杂扩散区与N掺杂扩散区之间的栅极区。该正浪涌二极管进一步包括形成在栅极区中并与该栅极区自对准的自对准SDB隔离结构。该自对准SDB隔离结构提供了P掺杂扩散区与N掺杂扩散区之间的电隔离。该ESD保护电路进一步包括耦合到所述信号引脚和接地轨的负浪涌二极管。该负浪涌二极管包括半导体基板。该负浪涌二极管进一步包括形成在阱区中的P掺杂扩散区、以及形成在该阱区中的N掺杂扩散区。该负浪涌二极管进一步包括布置在P掺杂扩散区与N掺杂扩散区之间的栅极区。该负浪涌二极管进一步包括形成在栅极区中并与该栅极区自对准的自对准SDB隔离结构。该自对准SDB隔离结构提供了P掺杂扩散区与N掺杂扩散区之间的电隔离。
在另一方面，提供了一种二极管。该二极管包括用于提供包括阱区的半导体基板的装置。该二极管进一步包括用于提供形成在阱区中的P掺杂扩散区的装置。该二极管进一步包括用于提供形成在阱区中的N掺杂扩散区的装置。该二极管进一步包括用于在P掺杂扩散区与N掺杂扩散区之间布置栅极区的装置。该二极管进一步包括用于在栅极区中与该栅极区自对准地形成自对准SDB隔离结构的装置。该自对准SDB隔离结构提供了P掺杂扩散区与N掺杂扩散区之间的电隔离。
附图简述
图1是配置成防止静电放电(ESD)浪涌损坏受保护电路的示例性ESD保护电路的示图；
图2是具有浅沟槽隔离(STT)结构的示例性常规二极管的横截面图，该STT结构将对应于阳极和阴极的扩散区分隔开；
图3是具有自对准单扩散间断(SDB)隔离结构的示例性二极管的横截面图，该SDB隔离结构将对应于阳极和阴极的扩散区隔离开以减小该二极管的寄生电容、导通电阻、和/或面积；
图4A-4B例示了解说制造具有图3中的自对准SDB隔离结构的二极管的示例性过程的流程图；
图5A-5L是解说图3中的二极管在图4中的制造过程中的不同制造步骤处的横截面图；
图6A解说了采用正浪涌二极管和负浪涌二极管的示例性ESD保护电路的电路图，每个二极管具有自对准单扩散间断隔离结构；
图6B解说了图6A中的ESD保护电路中的正浪涌和负浪涌二极管的横截面图；以及
图7是基于处理器的示例性***的框图，该基于处理器的示例性***可包括采用图3的二极管和/或图6B的ESD保护电路的组件。
详细描述
现在参照附图，描述了本公开的若干示例性方面。措辞“示例性”在本文中用于表示“用作示例、实例、或解说”。本文中描述为“示例性”的任何方面不必被解释为优于或胜过其他方面。
详细描述中所公开各方面包括在二极管的栅极区中形成自对准单扩散间断(SDB)隔离结构，以减小电容、电阻、和/或面积。在一个方面，提供了一种二极管，其包括具有阱区的半导体基板、以及形成在该半导体基板的阱区中的P型材料掺杂(P掺杂)和N型材料掺杂(N掺杂)扩散区。在该P掺杂与N掺杂扩散区之间的栅极区中与该栅极区自对准地形成自对准SDB隔离结构。该自对准SDB隔离结构将P掺杂和N掺杂扩散区电隔离，以使得这些P掺杂和N掺杂扩散区与栅极区中的自对准SDB隔离结构之间的寄生电容被减小或避免。与栅极区中包括导电栅极结构的二极管相比，在栅极区中形成自对准SDB隔离结构减小了二极管的寄生电容。另外，与常规二极管相比，使自对准SDB隔离结构与二极管的栅极区自对准允许自对准SDB隔离结构被形成有与栅极区的宽度相对应的宽度，以减小二极管的放电路径的长度，并且由此减小二极管的面积。更短的放电路径减小了二极管的导通电阻，这增大了电流密度。此外，作为另一示例，除了在常规SDB工艺中使用的掩模之外，可在没有新制造掩模的情况下形成自对准SDB隔离结构，以使得二极管能够实现减小的电容、电阻、和/或面积，而不增加制造成本。
在涉及本公开的各示例性方面之前，首先描述常规二极管的细节。就此而言，图2解说了具有浅沟槽隔离(STI)结构202的示例性常规二极管200的横截面图，该STI结构202将P型材料掺杂(P掺杂)扩散区204(P+)和N型材料掺杂(N掺杂)扩散区206(N+)分隔开。P掺杂扩散区204对应于二极管200的阳极(ANODE)，而N掺杂扩散区206对应于二极管200的阴极(CATHODE)。使用常规STI工艺在半导体基板208的P掺杂扩散区204与N掺杂扩散区206之间的阱区207中形成STI结构202。作为结果，形成具有与常规STI工艺相对应的特定宽度(STI_W)和深度(STI_D)的STI结构202。此外，因为STI结构202将P掺杂扩散区204和N掺杂扩散区206分隔开，所以电流(I)经由围绕STI结构202的周界形成的放电路径210穿过二极管200。以此方式，放电路径210的距离取决于STI结构202的宽度(STI_W)和深度(STI_D)。
继续参照图2，除了采用STI结构202之外，二极管200还包括栅极结构212(1)-212(4)。每个栅极结构212(1)-212(4)被配置成用作虚设栅极，并且由此包括围绕对应介电层218(1)-218(4)和导电层220(1)-220(4)形成的对应的第一分隔件214(1)-214(4)和第二分隔件216(1)-216(4)。在每个栅极结构212(1)、212(2)的对应导电层220(1)、220(2)与P掺杂扩散区204之间形成对应的寄生电容CPAR1、CPAR2。在每个栅极结构212(3)、212(4)的对应导电层220(3)、220(4)与N掺杂扩散区206之间形成对应的寄生电容CPAR3、CPAR4，以使得毗邻于STI结构202形成寄生电容CPAR3、CPAR4。具体而言，导电层220(1)-220(4)及对应的P掺杂或N掺杂扩散区204、206用作导电板，同时对应的介电层218(1)-218(4)用作绝缘层，以形成对应的寄生电容CPAR1-CPAR4。寄生电容CPAR1-CPAR4对采用二极管200的电路的电阻器-电容器(RC)延迟作出贡献。随着此类电容增加，RC延迟也增加，这降低了对应电路能工作的频率。较高的电容也增大了对应电路的阻抗。增大的阻抗负面地影响了输入匹配，并且由此使从对应电路输入或输出的信号在某些频率下的回波/损耗降级。
图3解说了具有自对准SDB隔离结构302的示例性二极管300的横截面图，该自对准SDB隔离结构302将P型材料掺杂(P掺杂)扩散区304和N型材料掺杂(N掺杂)扩散区306分隔开。如下所述，与图2中的常规二极管200相比，自对准SDB隔离结构302减小了二极管300的寄生电容。另外，与图2中的二极管200相比，自对准SDB隔离结构302减小了二极管300的导通电阻，这增大了电流密度。在半导体基板308的阱区307中形成P掺杂扩散区304和N掺杂扩散区306。在这一方面，阱区307被掺杂有P型杂质。然而，其他方面可包括掺杂有N型杂质的阱区307。另外，P掺杂扩散区304被掺杂有p型杂质(P+)，而N掺杂扩散区306被掺杂有n型杂质(N+)。在这一方面，P掺杂扩散区304对应于二极管300的阳极(ANODE)，而N掺杂扩散区306对应于二极管300的阴极(CATHODE)。
继续参照图3，自对准SDB隔离结构302被形成在布置于P掺杂与N掺杂扩散区304、306之间的栅极区310中且与该栅极区310自对准。具体而言，如以下更详细地讨论的，自对准SDB隔离结构302被认为与栅极区310自对准，因为自对准SDB隔离结构302取代了从栅极区310移除的虚设栅极。自对准SDB隔离结构302提供P掺杂与N掺杂扩散区304、306之间(即，ANODE与CATHODE之间)的电隔离。
在这一方面，自对准SDB隔离结构302包括使用SDB工艺在半导体基板308中形成的SDB沟槽312。此类SDB工艺可包括蚀刻半导体基板308的一部分以在半导体基板308中形成单个间断(例如，SDB沟槽312)。例如，此类蚀刻可包括对多晶硅部分(未示出)和半导体基板308采用各向异性硅蚀刻(诸如反应性离子蚀刻)。以此方式，自对准SDB隔离结构302通过在第一间隔件314与第二间隔件316之间形成SDB沟槽312来创建，该第一间隔件314毗邻于栅极区310和P掺杂扩散区304布置，该第二间隔件316毗邻于栅极区310和N掺杂扩散区306布置。作为非限定性示例，第一和第二分隔件314、316可由诸如氮化硅、碳氮化硅、或碳氧氮化硅之类的材料形成。以此方式在第一与第二间隔件314、316之间形成SDB沟槽312导致对应的自对准SDB隔离结构302与栅极区310自对准。SDB沟槽312被填充有介电材料(KM)(诸如举例而言氮化硅加二氧化硅)。介电材料(KM)在半导体基板308的顶表面318之上延伸。更具体地，介电材料(KM)延伸以与制造二极管300时形成的栅极机构322(1)、322(2)的顶表面320(1)、320(2)处于同平面。
继续参照图3，与包括附加栅极结构322形成对比，在栅极区310中包括介电材料(KM)与图2中的二极管200相比减小了二极管300的寄生电容。具体而言，栅极结构322(1)、322(2)类似于图2中的栅极结构212(1)-212(4)。每个栅极结构322(1)、322(2)被配置成用作虚设栅极，并且由此包括对应的介电层328(1)、328(2)和导电层330(1)、330(2)的任一侧上的对应的第一间隔件324(1)、324(2)和第二间隔件326(1)、326(2)。形成与每个栅极结构322(1)、322(2)相对应的对应寄生电容CPAR1、CPAR2。具体而言，对应的导电层330(1)、330(2)和P掺杂和N掺杂扩散区304、306用作导电板，同时介电层328(1)、328(2)用作绝缘层，以形成对应的寄生电容CPAR1、CPAR2。然而，与关于图2中的二极管200所使用的STI工艺不同，SDB工艺不形成对应于自对准SDB隔离结构302的栅极结构322。相反，取代另一栅极结构322(例如，取代另一虚设栅极)，栅极区310包括填充有非导电介电材料(KM)的SDB沟槽312。
继续参照图3，通过不在栅极区310中包括附加栅极结构322，对应于在栅极区310中形成的栅极结构322的寄生电容被减小或避免。更具体地，在自对准SDB隔离结构302与P掺杂和N掺杂扩散区304、306之间减小或避免了寄生电容。由此，二极管300具有包括寄生电容CPAR1、CPAR2的寄生电容，该寄生电容小于包括寄生电容CPAR1-CPAR4的图2中的二极管200的寄生电容。以此方式，与图2中的常规二极管200相比，采用自对准SDB隔离结构302允许二极管300具有减小的电容。
继续参照图3，与栅极区310自对准导致SDB沟槽312具有对应于栅极区310的宽度的宽度(SDB_W)。以此方式，自对准SDB隔离结构302的宽度(SDB_W)对应于用来制造二极管300的技术的栅极长度，并且由此随着技术尺寸减小，宽度(SDB_W)成比例地减小。作为非限定性示例，当以10纳米(nm)技术制造二极管300时，SDB沟槽312的宽度可在约18nm与22nm之间。然而，使用小于10nm的技术尺寸制造二极管300导致成比例地更小的宽度(SDB_W)。另外，当以10nm技术制造二极管300时，使用SDB工艺形成的SDB沟槽312的深度(SDB_D)可在约60nm与100nm之间。使用SDB工艺形成的宽度(SDB_W)和深度(SDB_D)两者均小于使用图2中引用的STI工艺形成的宽度(STI_W)和深度(STI_D)。作为结果，与图2中的二极管200相比，围绕自对准SDB隔离结构302的周界形成并且电流(I)在其中流过二极管300的放电路径332的长度被减小。较短的放电路径322导致二极管300与图2中的二极管200相比具有减小的面积。较短的放电路径322还减小了二极管300的导通电阻，这增大了二极管300的电流密度，而不增大面积。此外，除了在常规SDB工艺中使用的那些掩模之外，可在没有新掩模的情况下形成自对准SDB隔离结构302。因此，具有自对准SDB隔离结构302的二极管300相比于图2中的常规二极管200实现了减小的电容、电阻和面积，而不增加制造成本。
图4A-4B解说了用来制造图3中的二极管300的示例性制造过程400。此外，图5A-5L提供了解说二极管300在制造过程400的各步骤期间的横截面图。图5A-5L中解说二极管300的横截面图将结合对图4A-4B中的制造过程400中的各示例性制造步骤的讨论来讨论。
就此而言，在图4A中开始的制造过程400包括提供具有阱区307的半导体基板308、形成在阱区307中的P掺杂扩散区304、形成在阱区307中的N掺杂扩散区306、以及布置在P掺杂扩散区304与N掺杂扩散区306之间的栅极区310(框402和图5A-5F)。在这一方面，制造过程400可包括框402中用以提供半导体基板308的多个步骤。例如，框402可包括在半导体基板308上布置栅极氧化层500(框404和图5A)。框402还可包括在栅极氧化层500上布置多晶硅层502(框406和图5B)。此外，框402可包括蚀刻与栅极区310相对应的栅极氧化层500(3)和多晶硅层502(3)(框408和图5C)。为了在图3中的二极管300中包括栅极结构322(1)、322(2)，栅极氧化层500和多晶硅层502还可被蚀刻成使得栅极氧化层500(1)、500(2)和多晶硅层502(1)、502(2)与栅极区310相对地驻留在P掺杂和N掺杂扩散区304、306任一侧上，如图5C中所解说的。框402可进一步包括在与栅极区310相对应的栅极氧化层500(3)和多晶硅层502(3)的一侧上形成第一间隔件314(框410和图5D)。框402还可包括在与栅极区310相对应的栅极氧化层500(3)和多晶硅层502(3)的与第一间隔件314相对的一侧上形成第二间隔件316(框412和图5D)。另外，包括栅极结构322(1)、322(2)导致对应的第一间隔件324(1)、324(2)和第二间隔件326(1)、326(2)也被形成。以此方式，如在图5D中所解说的，在栅极区310的任一侧上形成栅极结构322(1)、322(2)。
继续参照图4A，框402还可包括布置p型硬掩模504(框414和图5E)，并且用p型杂质掺杂半导体基板308中未被p型硬掩模504覆盖的一部分，以在阱区307中形成P掺杂扩散区304(框416和图5E)。此外，框402可包括移除p型硬掩模504(框418和图5F)。框402还可包括布置n型硬掩模506(框420和图5F)，并且用n型杂质掺杂半导体基板308中未被n型硬掩模506覆盖的一部分，以在阱区307中形成N掺杂扩散区306(框422和图5F)。另外，框402可包括移除n型硬掩模506(框424和图5G)。
参照图4B，响应于根据框402和/或本文中所描述的各步骤提供半导体基板308，制造过程400还可包括布置具有与栅极区310对准的开口510的氧化硬掩模层508(框426和图5G)。制造过程400可进一步包括与开口510对准地蚀刻多晶硅层502(3)和栅极氧化物层500(3)(框428和图5H)。
继续参照图4B，制造过程400包括在栅极区310中形成自对准SDB隔离结构302(框430和图5I、5J)。如先前所描述的，自对准SDB隔离结构302与栅极区310自对准，并且提供P掺杂扩散区304与N掺杂扩散区306之间的电隔离。在这一方面，在框430中形成自对准SDB隔离结构302可包括多个步骤。例如，在框430中形成自对准SDB隔离结构302包括在栅极区310中蚀刻SDB沟槽312以使得SDB沟槽312与栅极区310自对准(框432和图5I)。如先前所描述的，半导体基板308可被蚀刻到例如约60nm与100nm之间的深度，以形成SBD沟槽312。另外，因为以此方式形成SDB沟槽312包括采用SDB工艺，所以SDB沟槽312与栅极区310自对准，如先前所描述的。在框430中形成自对准SDB隔离结构302还可包括在SDB沟槽312中布置介电材料(KM)(框434和图5J)。
继续参照图4B，在框430中形成自对准SDB隔离结构302之后，制造过程400可包括移除氧化硬掩模层508(框436和图5K)。氧化硬掩模层508可以各种方式来移除，诸如但不限于使用化学机械抛光(CMP)来平坦化氧化硬掩模层508。另外，制造过程400可包括移除多晶硅层502(1)、502(2)和栅极氧化层500(1)、500(2)与栅极结构322(1)、322(2)相对应的各部分(框438和图5L)。制造过程400还可包括在与栅极结构322(1)、322(2)相对应的第一间隔件324(1)、324(2)与第二间隔件326(1)、326(2)之间布置介电层328(1)、328(2)(框440和图5L)。此外，制造过程400可包括在栅极结构322(1)、322(2)的介电层328(1)、328(2)上布置导电层330(1)、330(2)(框442和图5L)。
如先前所描述的，栅极结构322(1)、322(2)形成对应的寄生电容CPAR1、CPAR2。然而，如稍早所提及的，因为自对准SDB隔离结构302是非导电的，所以在自对准SDB隔离结构302与半导体基板308之间减小或避免了寄生电容。此外，与图2中的二极管200相比，上述更短的放电路径322减小了二极管300的面积和导通电阻。以此方式，使用制造过程400制造二极管300实现了二极管300的减小的电容、电阻、和/或面积。另外，因为形成自对准SDB隔离结构302不涉及超出在常规SDB工艺中使用的新制造掩模，所以可在不增加制造成本的情况下制造二极管300。
由于采用自对准SDB隔离结构302的二极管300的减小的电容、电阻、和/或面积，使用此类二极管可以提升对应电路的性能。作为非限定性示例，图6A解说了配置成向受保护电路602提供ESD保护的示例性ESD保护电路600的电路图。ESD保护电路600采用图3中的二极管300的两个实例，正浪涌二极管300(1)和负浪涌二极管300(2)。ESD保护电路600被耦合在电压轨604与接地轨606之间，以保护受保护电路602免受正和负ESD浪涌两者。信号引脚608被配置成向受保护电路602传达电压信号。以此方式，响应于信号引脚608上的正ESD浪涌，正浪涌二极管300(1)被配置成进入正向偏置模式，并将信号引脚608上的电压钳位至电压轨604之上的一个二极管压降。来自此类正ESD浪涌的能量通过处于正向偏置模式的正ESD浪涌二极管300(1)传导，并散布到电压轨604上。相反，响应于信号引脚608上的负ESD浪涌，负浪涌二极管300(2)被配置成进入正向偏置模式，以相对于受保护电路602提供低阻抗路径。来自负ESD浪涌的能量散布到接地轨606上。
图6B解说了图6A中的ESD保护电路600的横截面图。正浪涌二极管300(1)和负浪涌二极管300(2)各自包括与图3中的二极管300共同的某些组件，如图3和6B之间的类似元件编号所示的，并且由此将不再重新描述。正浪涌二极管300(1)包括与栅极区310(1)自对准的自对准SDB隔离结构302(1)，该栅极区310(1)被布置在形成在半导体基板612的阱区610中的P掺杂扩散区304(1)与N掺杂扩散区306(1)之间。类似地，负浪涌二极管300(2)包括与栅极区310(2)自对准的自对准SDB隔离结构302(2)，该栅极区310(2)被布置在形成在阱区610中的P掺杂扩散区304(2)与N掺杂扩散区306(2)之间。另外，并非正和负浪涌二极管300(1)、300(2)各自包括与图3中的二极管300相类似的两个分开的栅极结构322，正浪涌二极管300(1)包括栅极结构322(1)，而负浪涌二极管300(2)包括栅极结构322(2)。栅极结构322(3)在正与负浪涌二极管300(1)、300(2)之间共享。
继续参照图6B，在栅极结构322(1)-322(3)与P掺杂扩散区304(1)、304(2)和N掺杂扩散区306(1)、306(2)之间分别形成寄生电容CPAR1-CPAR4。然而，对应于自对准SDB隔离结构302(1)、302(2)的寄生电容被减小或避免。因此，正和负浪涌二极管300(1)、300(2)具有包括寄生电容CPAR1-CPAR4的组合寄生电容。由此，与采用图2中的常规二极管200的类似电路相比，正和负浪涌二极管300(1)、300(2)使ESD保护电路600具有减小的电容。此类减小的电容减小了ESD保护电路600的电阻器-电容器(RC)延迟，由此增大了受保护电路602能操作的频率。减小的电容还减小了受保护电路602的阻抗，这改善了输入匹配以及从受保护电路602输入或输出的信号的回波/损耗。另外，更短的充电路径332(1)、332(2)分别减小了正和负浪涌二极管300(1)、300(2)的导通电阻。导通电阻的减小增大了正和负浪涌二极管300(1)、300(2)的电流密度，而不增大面积。更高的电流密度实现ESD浪涌的更快放电，这改善了ESD保护电路600的性能。此外，除了在常规SDB工艺中使用的掩模之外，可在没有新制造掩模的情况下形成自对准SDB隔离结构302(1)、302(2)。因此，采用正和负浪涌二极管300(1)、300(2)改善了采用ESD保护电路600的集成电路(IC)的性能，而没有制造成本的增加。
本文中所描述的元件有时被称为用于实现特定属性的装置。就此而言，半导体基板308在本文中有时被称为“用于提供包括阱区的半导体基板的装置”。P掺杂扩散区304在本文中有时被称为“用于提供形成在阱区中的P型材料掺杂(P掺杂)扩散区的装置”。N掺杂扩散区306在本文中有时被称为“用于提供形成在阱区中的N型材料掺杂(N掺杂)扩散区的装置”。栅极区310在本文中有时被称为“用于在P掺杂扩散区与N掺杂扩散区之间布置栅极区的装置”。自对准SBD隔离结构302在本文中有时被称为“用于在栅极区中与该栅极区自对准地形成自对准SDB隔离结构的装置”。
根据本文中所公开的各方面的在二极管的栅极区中形成自对准SDB隔离结构以减小电容、电阻、和/或面积可被提供在或集成到任何基于处理器的设备中。不构成限定的示例包括：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、智能电话、平板设备、平板手机、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频碟(DVD)播放器、便携式数字视频播放器、以及汽车。
就此而言，图7解说了基于处理器的***700的示例，该基于处理器的***700包括可采用图3中的二极管300和图6B中的ESD保护电路600的元件。在该示例中，基于处理器的***700包括一个或多个中央处理单元(CPU)702，每个中央处理单元包括一个或多个处理器704。(诸)CPU 702可具有耦合至(诸)处理器704以用于对临时存储的数据进行快速访问的高速缓存存储器706。(诸)CPU 702被耦合至***总线708，且可交互耦合基于处理器的***700中所包括的主设备和从设备。如众所周知的，(诸)CPU 702通过在***总线708上交换地址、控制、以及数据信息来与这些其他设备通信。例如，(诸)CPU 702可向作为从设备的示例的存储器控制器710传达总线事务请求。尽管未在图7中解说，但可提供多个***总线708，其中每个***总线708构成不同的织构。
其他主设备和从设备可被连接到***总线708。如在图7中所解说的，作为示例，这些设备可以包括存储器***712、一个或多个输入设备714、一个或多个输出设备716、一个或多个网络接口设备718、以及一个或多个显示器控制器720。(诸)输入设备714可包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。(诸)输出设备716可以包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。(诸)网络接口设备718可以是配置成允许往来于网络722的数据交换的任何设备。网络722可以是任何类型的网络，包括但不限于有线或无线网络、私有或公共网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、蓝牙TM网络、以及因特网。(诸)网络接口设备718可以被配置成支持所期望的任何类型的通信协议。存储器***712可包括一个或多个存储器单元724(0)-724(M)。
(诸)CPU 702还可被配置成在***总线708上访问(诸)显示器控制器720以控制发送给一个或多个显示器726的信息。(诸)显示器控制器720经由一个或多个视频处理器728向(诸)显示器726发送要显示的信息，该视频处理器728将要显示的信息处理成适用于(诸)显示器726的格式。(诸)显示器726可包括任何类型的显示器，包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器、发光二极管(LED)显示器等。
本领域技术人员将进一步领会，结合本文所公开的各方面描述的各种解说性逻辑块、模块、电路和算法可被实现为电子硬件、存储在存储器中或另一计算机可读介质中并由处理器或其他处理设备执行的指令、或这两者的组合。作为示例，本文描述的主设备和从设备可用在任何电路、硬件组件、集成电路(IC)、或IC芯片中。本文中所公开的存储器可以是任何类型和大小的存储器，且可被配置成存储所需的任何类型的信息。为清楚地解说这种可互换性，各种解说性组件、框、模块、电路和步骤在上文已经以其功能性的形式一般性地作了描述。此类功能性如何被实现取决于具体应用、设计选择、和/或加诸于整体***上的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。
结合本文中所公开的各方面描述的各种解说性逻辑块、模块、以及电路可用设计成执行本文中描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。处理器可以是微处理器，但在替换方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可以被实现为计算设备的组合(例如，DSP与微处理器的组合、多个微处理器、与DSP核协作的一个或多个微处理器、或任何其他此类配置)。
本文中所公开的各方面可被实施在硬件和存储在硬件中的指令中，并且可驻留在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、寄存器、硬盘、可移动盘、CD-ROM、或本领域中所知的任何其它形式的计算机可读介质中。示例性存储介质被耦合到处理器，以使得处理器能从/向该存储介质读取/写入信息。替换地，存储介质可以被整合到处理器。处理器和存储介质可驻留在ASIC中。ASIC可驻留在远程站中。在替换方案中，处理器和存储介质可作为分立组件驻留在远程站、基站或服务器中。
还注意到，本文任何示例性方面中描述的操作步骤是为了提供示例和讨论而被描述的。所描述的操作可按除了所解说的顺序之外的众多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可在数个不同步骤中执行。另外，示例性方面中讨论的一个或多个操作步骤可被组合。将理解，如对本领域技术人员将显而易见地，在流程图中解说的操作步骤可进行众多不同的修改。本领域技术人员还将理解，信息和信号可使用各种不同技术和技艺中的任何一种来表示。例如，贯穿上面说明始终可能被述及的数据、指令、命令、信息、信号、比特、码元和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。
提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖特征一致的最广义的范围。

Claims (28)

1.一种二极管，包括：
半导体基板，其包括阱区；
P型材料掺杂(P掺杂)扩散区，其被形成在所述阱区中；
N型材料掺杂(N掺杂)扩散区，其被形成在所述阱区中；
栅极区，其被布置在所述P掺杂扩散区与所述N掺杂扩散区之间；以及
自对准单扩散间断(SDB)隔离结构，其被形成在所述栅极区中且与所述栅极区自对准，所述自对准SDB隔离结构提供所述P掺杂扩散区与所述N掺杂扩散区之间的电隔离。
2.如权利要求1所述的二极管，其特征在于，所述自对准SDB隔离结构包括填充有介电材料的SDB沟槽。
3.如权利要求2所述的二极管，其特征在于，进一步包括：
第一间隔件，其毗邻于所述栅极区和所述P掺杂扩散区布置；以及
第二间隔件，其毗邻于所述栅极区和所述N掺杂扩散区布置，
其中所述自对准SDB隔离结构的所述SDB沟槽被形成在所述第一间隔件与所述第二间隔件之间。
4.如权利要求3所述的二极管，其特征在于，所述自对准SDB隔离结构的所述介电材料在所述半导体基板的顶表面之上延伸。
5.如权利要求4所述的二极管，其特征在于，进一步包括栅极结构，其中所述自对准SDB隔离结构的所述介电材料的顶表面与所述栅极区的顶表面同平面。
6.如权利要求2所述的二极管，其特征在于，所述SDB沟槽具有约在18纳米(nm)与22nm之间的宽度。
7.如权利要求2所述的二极管，其特征在于，所述SDB沟槽具有约在60纳米(nm)与100nm之间的深度。
8.如权利要求1所述的二极管，其特征在于，所述二极管被集成到集成电路(IC)中。
9.如权利要求1所述的二极管，其特征在于，所述二极管被集成到从由以下各项构成的组中选择的设备中：机顶盒；娱乐单元；导航设备；通信设备；固定位置数据单元；移动位置数据单元；移动电话；蜂窝电话；智能电话；平板设备；平板手机；计算机；便携式计算机；台式计算机；个人数字助理(PDA)；监视器；计算机监视器；电视机；调谐器；无线电；卫星无线电；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频碟(DVD)播放器；便携式数字视频播放器；以及汽车。
10.一种用于制造二极管的方法，包括：
提供包括阱区的半导体基板、形成在所述阱区中的P型材料掺杂(P掺杂)扩散区、形成在所述阱区中的N型材料掺杂(N掺杂)扩散区、以及布置在所述P掺杂扩散区与所述N掺杂扩散区之间的栅极区；以及
在所述栅极区中形成与所述栅极区自对准的自对准单扩散间断(SDB)隔离结构，其中所述自对准SDB隔离结构提供所述P掺杂扩散区与所述N掺杂扩散区之间的电隔离。
11.如权利要求10所述的方法，其特征在于，进一步包括：
布置包括与所述栅极区对准的开口的氧化硬掩模层；
蚀刻与所述开口对准的多晶硅层和栅极氧化层；以及
移除所述氧化硬掩模层。
12.如权利要求10所述的方法，其特征在于，形成所述自对准SDB隔离结构包括：
在所述栅极区中蚀刻SDB沟槽，以使得所述SDB沟槽与所述栅极区自对准；以及
在所述SDB沟槽中布置介电材料。
13.如权利要求12所述的方法，其特征在于，布置所述介电材料包括将所述介电材料布置成在所述半导体基板的顶表面之上延伸。
14.如权利要求13所述的方法，其特征在于，进一步包括：
在所述栅极区之外形成栅极结构；以及
其中布置所述介电材料进一步包括将所述介电材料布置成与所述栅极结构的顶表面同平面。
15.如权利要求12所述的方法，其特征在于，在所述栅极区中蚀刻所述SDB沟槽包括将所述半导体基板蚀刻到约18纳米(nm)与22nm之间的深度以形成所述SDB沟槽。
16.如权利要求10所述的方法，其特征在于，提供所述半导体基板包括：
在所述半导体基板上布置栅极氧化层；
在所述栅极氧化层上布置多晶硅层；
蚀刻与所述栅极区相对应的所述栅极氧化层和所述多晶硅层；
在与所述栅极区相对应的所述栅极氧化层和所述多晶硅层的一侧上形成第一间隔件；
在与所述栅极区相对应的所述栅极氧化层和所述多晶硅层的与所述第一间隔件相对的一侧上形成第二间隔件；
布置p型硬掩模；
用p型杂质掺杂所述半导体基板中未被所述p型硬掩模覆盖的一部分，以在所述阱区中形成所述P掺杂扩散区；
移除所述p型硬掩模；
布置n型硬掩模；
用n型杂质掺杂所述半导体基板中未被所述n型硬掩模覆盖的一部分，以在所述阱区中形成所述N掺杂扩散区；以及
移除所述n型硬掩模。
17.如权利要求10所述的方法，其特征在于，进一步包括：
移除与所述多个栅极结构相对应的多晶硅层和栅极氧化层；
在与所述多个栅极结构相对应的第一间隔件与第二间隔件之间布置介电层；以及
在所述多个栅极结构的所述介电层上布置导电层。
18.一种静电放电(ESD)保护电路，包括：
信号引脚，其被配置成向受保护电路传达电压信号；
正浪涌二极管，其被耦合到所述信号引脚和电压轨，所述正浪涌二极管包括：
半导体基板，其包括阱区；
P型材料掺杂(P掺杂)扩散区，其被形成在所述阱区中；
N型材料掺杂(N掺杂)扩散区，其被形成在所述阱区中；
栅极区，其被布置在该P掺杂扩散区与该N掺杂扩散区之间；以及
自对准单扩散间断(SDB)隔离结构，其被形成在该栅极区中且与该栅极区自对准，该自对准SDB隔离结构提供该P掺杂扩散区与该N掺杂扩散区之间的电隔离；以及
负浪涌二极管，其被耦合到所述信号引脚和接地轨，所述负浪涌二极管包括：
所述半导体基板；
P掺杂扩散区，其被形成在所述阱区中；
N掺杂扩散区，其被形成在所述阱区中；
栅极区，其被布置在该P掺杂扩散区与该N掺杂扩散区之间；以及
自对准SDB隔离结构，其被形成在该栅极区中且与该栅极区自对准，该自对准SDB隔离结构提供该P掺杂扩散区与该N掺杂扩散区之间的电隔离。
19.如权利要求18所述的ESD保护电路，其特征在于：
所述正浪涌二极管被配置成响应于正静电放电浪涌而进入正向偏置模式。
所述负浪涌二极管被配置成响应于负静电放电浪涌而进入正向偏置模式。
20.如权利要求18所述的ESD保护电路，其特征在于：
所述正浪涌二极管的自对准SDB隔离结构包括填充有介电材料的SDB沟槽；以及
所述负浪涌二极管的自对准SDB隔离结构包括填充有介电材料的SDB沟槽。
21.如权利要求20所述的ESD保护电路，其特征在于：
所述正浪涌二极管进一步包括：
第一间隔件，其毗邻于所述正浪涌二极管的栅极区和P掺杂扩散区布置；以及
第二间隔件，其毗邻于所述正浪涌二极管的栅极区和N掺杂扩散区布置，
其中所述正浪涌二极管的自对准SDB隔离结构的SDB沟槽被形成在所述正浪涌二极管的第一间隔件与第二间隔件之间；并且
所述负浪涌二极管进一步包括：
第一间隔件，其毗邻于所述负浪涌二极管的栅极区和P掺杂扩散区布置；以及
第二间隔件，其毗邻于所述负浪涌二极管的栅极区和N掺杂扩散区布置，
其中所述负浪涌二极管的自对准SDB隔离结构的SDB沟槽被形成在所述负浪涌二极管的第一间隔件与第二间隔件之间。
22.如权利要求21所述的ESD保护电路，其特征在于：
所述正浪涌二极管的自对准SDB隔离结构的介电材料在所述半导体基板的顶表面之上延伸；以及
所述负浪涌二极管的自对准SDB隔离结构的介电材料在所述半导体基板的顶表面之上延伸。
23.如权利要求22所述的ESD保护电路，其特征在于，进一步包括：
栅极结构；
其中所述正浪涌二极管的自对准SDB隔离结构的介电材料的顶表面与所述栅极结构的顶表面同平面；以及
其中所述负浪涌二极管的自对准SDB隔离结构的介电材料的顶表面与所述栅极结构的顶表面同平面。
24.如权利要求20所述的ESD保护电路，其特征在于：
所述正浪涌二极管的SDB沟槽具有约在18纳米(nm)与22nm之间的宽度；以及
所述负浪涌二极管的SDB沟槽具有约在18nm与22nm之间的宽度。
25.如权利要求20所述的ESD保护电路，其特征在于：
所述正浪涌二极管的SDB沟槽具有约在60纳米(nm)与100nm之间的深度；以及
所述负浪涌二极管的SDB沟槽具有约在60nm与100nm之间的深度。
26.如权利要求18所述的ESD保护电路，其特征在于，所述ESD保护电路被集成到集成电路(IC)中。
27.如权利要求18所述的ESD保护电路，其特征在于，所述ESD保护电路被集成到从由以下各项构成的组中选择的设备中：机顶盒；娱乐单元；导航设备；通信设备；固定位置数据单元；移动位置数据单元；移动电话；蜂窝电话；智能电话；平板设备；平板手机；计算机；便携式计算机；台式计算机；个人数字助理(PDA)；监视器；计算机监视器；电视机；调谐器；无线电；卫星无线电；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频碟(DVD)播放器；便携式数字视频播放器；以及汽车。
28.一种二极管，包括：
用于提供包括阱区的半导体基板的装置；
用于提供形成在所述阱区中的P型材料掺杂(P掺杂)扩散区的装置；
用于提供形成在所述阱区中的N型材料掺杂(N掺杂)扩散区的装置；
用于在所述P掺杂扩散区与所述N掺杂扩散区之间布置栅极区的装置；以及
用于在所述栅极区中与所述栅极区自对准地形成自对准单扩散间断(SDB)隔离结构的装置，所述自对准SDB隔离结构提供所述P掺杂扩散区与所述N掺杂扩散区之间的电隔离。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108878541B (zh) * 2017-05-08 2021-07-02 中芯国际集成电路制造(上海)有限公司 鳍片式二极管及其制造方法
KR102535087B1 (ko) 2018-04-20 2023-05-19 삼성전자주식회사 반도체 장치
US10910277B2 (en) * 2018-06-12 2021-02-02 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US10665727B2 (en) * 2018-07-13 2020-05-26 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020086467A1 (en) * 2000-12-28 2002-07-04 Industrial Technology Research Institute Substrate-blased silicon diode for electrostatic discharge protection and fabrication method
US20040046199A1 (en) * 2002-09-09 2004-03-11 Intelligent Sources Development Corp. Self-aligned lateral-transistor dram cell structure
CN101459129A (zh) * 2008-12-18 2009-06-17 中国科学院上海微***与信息技术研究所 自对准肖特基二极管及相应电阻转换存储器制造方法
CN102379031A (zh) * 2009-04-02 2012-03-14 高通股份有限公司 横向二极管及其制造方法
CN102738245A (zh) * 2011-04-08 2012-10-17 台湾积体电路制造股份有限公司 带有嵌入式伪栅电极的二极管
CN104465407A (zh) * 2014-12-31 2015-03-25 中航（重庆）微电子有限公司 一种半导体器件及制备方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020086467A1 (en) * 2000-12-28 2002-07-04 Industrial Technology Research Institute Substrate-blased silicon diode for electrostatic discharge protection and fabrication method
US20040046199A1 (en) * 2002-09-09 2004-03-11 Intelligent Sources Development Corp. Self-aligned lateral-transistor dram cell structure
CN101459129A (zh) * 2008-12-18 2009-06-17 中国科学院上海微***与信息技术研究所 自对准肖特基二极管及相应电阻转换存储器制造方法
CN102379031A (zh) * 2009-04-02 2012-03-14 高通股份有限公司 横向二极管及其制造方法
CN102738245A (zh) * 2011-04-08 2012-10-17 台湾积体电路制造股份有限公司 带有嵌入式伪栅电极的二极管
CN104465407A (zh) * 2014-12-31 2015-03-25 中航（重庆）微电子有限公司 一种半导体器件及制备方法

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