CN109039029A - 一种适用于GaN功率器件栅驱动电路的自举充电电路 - Google Patents

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Abstract

一种适用于GaN功率器件栅驱动电路的自举充电电路，属于电源管理技术领域。包括自举充电模块、低压开关逻辑控制模块、过零检测模块、高压开关逻辑控制模块和高压电平位移模块，低压开关逻辑控制模块在第一低侧控制信号的控制下产生用于控制自举充电模块中第一PMOS管的低压开关信号，高压开关逻辑控制模块在过零检测信号、第一低侧控制信号和第二欠压信号的控制下产生用于控制自举充电模块中第二PMOS管的高压开关信号，过零检测信号由过零检测模块根据第二低侧控制信号采样栅驱动电路的开关节点处信号产生，高压电平位移模块用于得到合适电源轨的高压开关信号。本发明能够避免自举充电中负压过冲的现象，且解决了反向恢复损耗与高频过流性能退化的问题。

Description

一种适用于GaN功率器件栅驱动电路的自举充电电路
技术领域
本发明属于电源管理技术领域，具体涉及一种适用于功率器件栅驱动电路的自举充电电路，尤其适用于高频高功率密度的GaN功率器件栅驱动电路。
背景技术
随着近年来功率电子的发展，半桥驱动电路正朝着高功率密度、高频的方向发展，这也对功率管的选取和电路的设计提出了新的要求。传统的半桥驱动电路主要选取硅功率管作为功率级，相比之下，由于GaN功率开关器件(如GaN高电子迁移率晶体管：GaN HEMT，以下阐述以GaN HEMT为例)具有耐高压、无反向恢复时间等良好的物理特性，因此采用GaN功率开关器件的半桥栅驱动电路拥有高速、高功率密度等优良特性。
如图1为传统的适用于Si功率开关器件的自举充电电路，该电路在死区时间和下功率管导通时间内对自举电容Cboot进行充电，在上功率管导通时间内给高侧驱动电路供电。对于半桥栅驱动电路而言，传统的自举充电电路已不适合作为GaN功率开关器件的浮动电源轨产生电路了。其一，传统自举充电电路工作在给自举电容Cboot充电的状态时，自举电容Cboot的上极板电位近似为芯片内部电源VDD，下极板电位为功率开关节点电压SW，而GaNHEMT在关断状态下，电流从源端流向漏端时，其漏源电压VDS会有-2～-3V的负压，故在半桥栅驱动电路中，GaN HEMT作下功率管时，在死区时间内由于外接负载的抽载，存在功率级偏置电压VSW为负的情况，且负载电流越高，负压情况越严重，因此会导致自举电容Cboot被过冲至远高于芯片内部电源VDD，使得GaN功率开关器件发生栅源击穿(GaN HEMT的栅源击穿电压较小，要求VGS<6V，最佳驱动电压不超过5.5V)。因此，传统自举充电电路应该添加控制，避免在死区时间内对自举电容Cboot充电。其二，由于GaN HEMT多应用于高压、高频的应用环境，电路对自举充电电路的带载能力要求很高，且必须适用于MHz的高频供电情况，然而片上高耐压快恢复功率二极管在半导体过程中很难实现，且全集成高压功率二极管在高频供电情况下性能会由于反向恢复时间和寄生电容的影响严重退化，使得传统自举充电电路在高频、高功率密度的应用要求下，不能及时补满自举电容Cboot上被消耗的电荷，从而影响浮动电源轨BST相对于开关节点SW的压差，使高侧驱动电路性能变差、上功率管开关损耗增大，甚至触发欠压保护导致电路不能正常工作。
发明内容
针对上述传统自举充电电路作为GaN功率开关器件的浮动电源轨产生电路时，由于死区时间内的负压导致自举电容Cboot过冲从而击穿GaN功率开关器件，和在高频高功率密度的应用要求下不能及时补满自举电容Cboot上被消耗的电荷的缺点，本发明提出一种功率器件栅驱动电路的自举充电电路，尤其适用于高频高功率密度的GaN功率器件栅驱动电路，利用全集成高压开关管Q2替换传统自举充电电路中的自举二极管，开关管Q2只在下功率管开启时导通，解决了死区时间内功率开关节点SW处电压为负造成的自举电容Cboot过冲的问题，且无反向恢复及反向恢复损耗，同时开关管Q2也不会有高频情况下过流性能退化的问题。
本发明的技术方案为：
一种适用于GaN功率器件栅驱动电路的自举充电电路，所述栅驱动电路包括上功率管和下功率管，所述自举充电电路包括自举充电模块、低压开关逻辑控制模块、过零检测模块、高压开关逻辑控制模块和高压电平位移模块；
所述自举充电模块包括第一PMOS管Q1、第二PMOS管Q2和自举电容Cboot，其中第一PMOS管Q1为低压管，第二PMOS管Q2为高压管；
第一PMOS管Q1的源极连接电源电压VDD，其漏极连接第二PMOS管Q2的漏极，其栅极连接低压开关信号LVG；
第二PMOS管Q2的栅极连接高压开关信号HVG，其源极连接自举电容Cboot的上极板并作为浮动电源轨BST；
自举电容Cboot的下极板连接所述栅驱动电路的开关节点SW；
所述低压开关逻辑控制模块由所述使能信号EN使能，在第一低侧控制信号DRVL_FB0的控制下产生所述低压开关信号LVG，所述低压开关信号LVG与所述第一低侧控制信号DRVL_FB0反相；
所述使能信号EN与第一欠压信号UVLO同相，所述第一欠压信号UVLO为所述电源电压VDD的欠压信号；
所述过零检测模块由所述使能信号EN使能，在第二低侧控制信号DRVL_FB的控制下采样所述栅驱动电路的开关节点SW的信号并产生过零检测信号ZVS_out，当所述栅驱动电路的开关节点SW的信号为高压时所述过零检测信号ZVS_out输出低电平，当所述栅驱动电路的开关节点SW的信号为0时所述过零检测信号ZVS_out输出高电平；
所述第一低侧控制信号DRVL_FB0和第二低侧控制信号DRVL_FB为与所述下功率管的栅极驱动信号同相的信号，且所述第二低侧控制信号DRVL_FB为所述第一低侧控制信号DRVL_FB0经过延时得到；
所述高压开关逻辑控制模块由所述使能信号EN使能，用于根据所述过零检测信号ZVS_out和第一低侧控制信号DRVL_FB0产生判断信号Ctr；
所述高压电平位移模块用于将所述判断信号Ctr的电源轨从电源电压VDD到地转移为所述浮动电源轨BST处信号到所述开关节点SW处信号；
所述高压开关逻辑控制模块根据经过所述高压电平位移模块处理后的所述判断信号Ctr和第二欠压信号UVLO_HS产生所述高压开关信号HVG，仅当所述第二欠压信号UVLO_HS、第一低侧控制信号DRVL_FB0和过零检测信号ZVS_out均为高电平时，所述高压开关信号HVG为低电平；否则所述高压开关信号HVG为高电平；
所述第二欠压信号UVLO_HS为所述浮动电源轨BST和开关节点SW之间的欠压信号。
具体的，所述过零检测模块包括第一反相器INV1、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R10、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14、第十五NMOS管MN15、第十六NMOS管MN16、第十七NMOS管MN17、第十八NMOS管MN18、第十九NMOS管MN19、第二十NMOS管M1、第二十一NMOS管M2、第二十二NMOS管M3、第二十三NMOS管M4、第二十四NMOS管M5、第二十五NMOS管MH1、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13、第十四PMOS管MP14、第十五PMOS管MP15、第十六PMOS管MP16和第十七PMOS管MP17，其中第二十五NMOS管MH1为高压管；
第十电阻R10一端连接所述栅驱动电路的开关节点SW，另一端连接第二十五NMOS管MH1的漏极；
第二十NMOS管M1的栅极连接第二十五NMOS管MH1和第二十一NMOS管M2的栅极并连接所述第二低侧控制信号DRVL_FB，其源极连接第二十五NMOS管MH1的源极，其漏极连接第二十一NMOS管M2的源极和第二十四NMOS管M5的漏极；
第二十一NMOS管M2的漏极连接第二十三NMOS管M4的漏极并输出采样信号Vsense；
第二十二NMOS管M3的栅极连接第二十三NMOS管M4和第二十四NMOS管M5的栅极并连接所述第二低侧控制信号DRVL_FB的反相信号，其漏极连接第一基准电压RefH，其源极连接第二十三NMOS管M4的源极；
第二十四NMOS管M5的源极接地；
第十六PMOS管MP16的栅极连接所述采样信号Vsense，其源极连接第十七PMOS管MP17的源极并通过第三电阻R3后连接第五PMOS管MP5的漏极，其漏极连接第八NMOS管MN8的源极和第九NMOS管MN9的漏极；
第十七PMOS管MP17的栅极连接第二基准电压RefL，其漏极连接第十NMOS管MN10的源极和第十一NMOS管MN11的漏极；
第五PMOS管MP5的源极连接第六PMOS管MP6的漏极；
第九NMOS管MN9的栅极连接第十一NMOS管MN11的栅极；
第八NMOS管MN8的栅极连接第十NMOS管MN10的栅极，其漏极连接第十二NMOS管MN12的栅极并通过第四电阻R4后连接第七PMOS管MP7的栅极和漏极；
第五电阻R5的一端连接第七PMOS管MP7的栅极，另一端连接第十NMOS管MN10的漏极和第十三NMOS管MN13的栅极；
第一NMOS管MN1的栅极连接所述第一欠压信号UVLO的反相信号，其漏极连接第三NMOS管MN3的栅极、第二NMOS管MN2的栅极和漏极以及偏置信号BIAS，其源极连接第二NMOS管MN2、第三NMOS管MN3、第五NMOS管MN5、第七NMOS管MN7、第九NMOS管MN9、第十一NMOS管MN11、第十五NMOS管MN15、第十六NMOS管MN16和第十七NMOS管MN17；
第二PMOS管MP2的栅极连接第三PMOS管MP3、第五PMOS管MP5和第十PMOS管MP10的栅极以及第三NMOS管MN3的漏极并通过第一电阻R1后连接第二PMOS管MP2的漏极以及第一PMOS管MP1、第四PMOS管MP4、第六PMOS管MP6和第九PMOS管MP9的栅极，其源极连接第一PMOS管MP1的漏极；
第四PMOS管MP4的漏极连接第三PMOS管MP3的源极，其源极连接第一PMOS管MP1、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十一PMOS管MP11和第十四PMOS管MP14的源极并连接电源电压VDD；
第四NMOS管MN4的栅极连接第六NMOS管MN6和第十四NMOS管MN14的栅极以及第三PMOS管MP3的漏极并通过第二电阻R2后连接第四NMOS管MN4的漏极以及第五NMOS管MN5、第七NMOS管MN7和第十五NMOS管MN15的栅极，其源极连接第五NMOS管MN5的漏极；
第十四NMOS管MN14的源极连接第十五NMOS管MN15的漏极，其漏极连接第十二NMOS管MN12和第十三NMOS管MN13的源极；
第六电阻R6的一端连接第八PMOS管MP8的栅极和漏极以及第七电阻R7的一端，其另一端连接第十二NMOS管MN12的漏极以及第十三PMOS管MP13和第十八NMOS管MN18的栅极；
第十二PMOS管MP12的栅极连接第七电阻R7的另一端、第十三NMOS管MN13的漏极和第十九NMOS管MN19的栅极，其源极连接第十三PMOS管MP13的源极和第十PMOS管MP10的漏极，其漏极连接第十六NMOS管MN16的栅极和漏极并通过第八电阻R8后连接第十三PMOS管MP13的漏极和第十七NMOS管MN17的栅极；
第十PMOS管MP10的源极连接第九PMOS管MP9的漏极；
第十四PMOS管MP14的栅极连接第十八NMOS管MN18的漏极并通过第九电阻R9后连接第十一PMOS管MP11的栅极和漏极以及第十九NMOS管MN19的漏极，其漏极连接第十七NMOS管MN17和第十五PMOS管MP15的漏极以及第一反相器INV1的输入端；
第六NMOS管MN6的漏极连接第十八NMOS管MN18和第十九NMOS管MN19的源极，其源极连接第七NMOS管MN7的漏极；
第十五PMOS管MP15的栅极连接所述使能信号EN，其源极连接电源电压VDD；
第一反相器INV1的输出端输出所述过零检测信号ZVS_out。
本发明的工作过程和工作原理为：
电源电压VDD欠压时，使能信号EN输出低电平，低压开关逻辑控制模块、过零检测模块和高压开关逻辑控制模块不工作，低压开关信号LVG和高压开关信号HVG为高电平关断第一PMOS管Q1和第二PMOS管Q2，从而关断自举充电通路不对自举电容对Cboott进行充电；电源电压VDD正常上电后，使能信号EN输出高电平使能低压开关逻辑控制模块、过零检测模块和高压开关逻辑控制模块。
当电源电压VDD上电完成后，使能信号EN输出高电平，首先解锁下功率管，低压开关逻辑控制模块在第一低侧控制信号DRVL_FB0为高电平的情况下产生低电平的低压开关信号LVG打开第一PMOS管Q1，放开自举通路，使自举电容Cboot能在下功率管开启时缓慢充电。再根据浮动电源轨BST和开关节点SW之间是否欠压得到第二欠压信号UVLO_HS，浮动电源轨BST和开关节点SW之间欠压时第二欠压信号UVLO_HS为低电平，控制高压开关逻辑控制模块产生高电平的高压开关信号HVG关断第二PMOS管Q2。所以在电源电压VDD上电完成且浮动电源轨BST和开关节点SW之间欠压时，打开第一PMOS管Q1关断第二PMOS管Q2，以第二PMOS管Q2的体二极管限流充电模式给自举电容Cboot充电。
当电源电压VDD上电完成且浮动电源轨BST和开关节点SW之间也上电完成后，使能信号EN和第二欠压信号UVLO_HS均为高电平，低压开关逻辑控制模块根据第一低侧控制信号DRVL_FB0控制第一PMOS管Q1打开或关断，高压开关逻辑控制模块根据过零检测信号ZVS_out、第一低侧控制信号DRVL_FB0和第二欠压信号UVLO_HS控制第二PMOS管Q2打开或关断。
当第一低侧控制信号DRVL_FB0为低电平时低压开关信号LVG为高电平关断第一PMOS管Q1，开关节点SW处为高压使得过零检测信号ZVS_out输出低电平从而产生高电平的高压开关信号HVG关断第二PMOS管Q2。所以在电源电压VDD上电完成，浮动电源轨BST和开关节点SW之间也上电完成，但开关节点SW处发生负压时，关断第一PMOS管Q1和第二PMOS管Q2，使得电源电压VDD到自举电容Cboot之间为背对背二极管，阻断了电源电压VDD和自举电容Cboot之间的通路，防止开关节点SW处电压进入负压时对自举电容Cboot进行充电。
当第一低侧控制信号DRVL_FB0为高电平时低压开关信号LVG为低电平打开第一PMOS管Q1，开关节点SW处电压降为0使得过零检测信号ZVS_out输出高电平从而产生低电平的高压开关信号HVG打开第二PMOS管Q2。所以在电源电压VDD上电完成，浮动电源轨BST和开关节点SW之间也上电完成，且开关节点SW处电压为0时，第一PMOS管Q1和第二PMOS管Q2开启，自举充电电路正常工作，自举电容Cboot充电速度由第一PMOS管Q1和第二PMOS管Q2的导通电阻Rds_on之和与自举电容Cboot的RC时间常数决定。
各个逻辑信号对应的电路状态的真值表如下所示：
本发明的有益效果为：本发明提供的自举充电电路，采用双开关方式防止负压问题并以高压开关方式给自举电容Cboot充电，当且仅当下功率管开启时给自举电容Cboot充电，避免负压过冲的现象；第二开关管Q2代替自举二极管，不会出现由于受到开关节点SW处电压串扰引发误动作的问题，消除了自举二极管反向恢复损耗与高频过流性能退化的问题，尤其适用于为高频高功率密度GaN栅驱动的浮动电源轨供电。
附图说明
图1为传统的半桥驱动电路中采用自举二极管的自举充电电路拓扑图。
图2为本发明提出的一种适用于GaN功率器件栅驱动电路的自举充电电路在实施例中的拓扑图。
图3为本发明中的过零检测模块在实施例中的一种电路实现图。
图4为本发明提出的一种适用于GaN功率器件栅驱动电路的自举充电电路的工作控制波形图。
图5为本发明中得到第二欠压信号UVLO_HS的一种电路实现结构图。
具体实施方式
下面结合附图和具体实施例详细描述本发明的技术方案。
本发明提出的自举充电电路可以适用于GaN功率器件或Si功率器件的栅驱动电路，包括自举充电模块、低压开关逻辑控制模块、过零检测模块、高压开关逻辑控制模块和高压电平位移模块，其中自举充电模块包括第一PMOS管Q1、第二PMOS管Q2和自举电容Cboot，第一PMOS管Q1的源极连接电源电压VDD，其漏极连接第二PMOS管Q2的漏极，其栅极连接低压开关信号LVG；第二PMOS管Q2的栅极连接高压开关信号HVG，其源极连接自举电容Cboot的上极板并作为浮动电源轨BST；自举电容Cboot的下极板连接栅驱动电路的开关节点SW。第一PMOS管Q1为低压管，用于在负压出现时断开电源电压VDD向自举电容Cboot供电的通路；第二PMOS管Q2为高压管，第二PMOS管Q2可以使用P型高压LDMOS管，采用PLDMOS作为高压开关时，由于LDMOS沟道夹断后体二极管需要反向耐压，因此PLDMOS的源极只能接在浮动电源轨BST，故其栅极信号需要对开关节点SW参考，因此PLDMOS栅极信号的范围在BST-SW之间，不会受到功率开关节点SW处电压Vsw的dv/dt串扰引发误动作的问题；且由于将自举二极管替换为仅在低侧功率管开启时导通的高压开关，这种自举充电的方式不会有死区时间内由功率开关节点SW电压为负引入的自举电容Cboot过冲问题，还消除了二极管反向恢复损耗与高频过流性能退化问题，适用于高频GaN栅驱动的浮动电源轨供电。
使能信号EN与第一欠压信号UVLO同相，第一欠压信号UVLO为电源电压VDD的欠压信号，电源电压VDD欠压时第一欠压信号UVLO输出低电平，电源电压VDD上电完成后第一欠压信号UVLO输出高电平。如图2所示，第一欠压信号UVLO可以与基准建立使能信号Bias_ok相与后产生使能信号EN，使得电源电压VDD欠压时使能信号EN输出低电平关断自举充电电路，电源电压VDD上电完成后使能信号EN输出高电平开启自举充电电路，其中基准建立使能信号Bias_ok为***建立各个基准信号的使能信号。
低压开关逻辑控制模块由使能信号EN使能，在使能信号EN为高电平时工作，并在第一低侧控制信号DRVL_FB0的控制下产生低压开关信号LVG，低压开关信号LVG与第一低侧控制信号DRVL_FB0反相，如图2所示给出了低压开关逻辑控制模块的一种电路实现形式。
过零检测模块由使能信号EN使能，在使能信号EN为高电平时工作，并在第二低侧控制信号DRVL_FB的控制下采样栅驱动电路的开关节点SW的信号并产生过零检测信号ZVS_out，当下功率管关断时，第一低侧控制信号DRVL_FB0和第二低侧控制信号DRVL_FB为低电平，栅驱动电路的开关节点SW的信号为高压，过零检测信号ZVS_out输出低电平；当下功率管开启时，第一低侧控制信号DRVL_FB0和第二低侧控制信号DRVL_FB为高电平，栅驱动电路的开关节点SW的信号为0，过零检测信号ZVS_out输出高电平。
如图3所示给出了过零检测模块的一种电路实现形式，过零检测模块由SW检测电路以及高速比较器构成，其中高速比较器为多级比较器，第一级和第二级是低增益级，第三级采用高增益级结构，第三级做单端转双端的处理从而使输出级成为push-pull推挽结构，提高响应速度。
比较器的最大输出电压为：
VOH＝VDD (1)
最小输出电压为：
VOL＝VSS (2)
比较器的小信号增益为：
Av(0)＝gm,MP16gm,MN13·[R5||(ro,MN10+ro,MN11)]·[R7||ro,MN13]·[(gm,MP13R8+gm, MN19R9)](3)
其中，gm表示MOS管的跨导，ro表示MOS管的输出电阻。比较器的精度表示为：
从表达式(3)和(4)可以看出，通过合理设计第五电阻R5、第七电阻R7、第八电阻R8和第九电阻R9的值，可以使得该高速比较器的低频增益相对较高，比较器的精度也越高。比较器的传输延时表示为：
SR为比较器的摆率。本实施例中的比较器第三级采用单端转双端结构使输出级成为push-pull推挽结构大大减小了整个比较器的传输延时。
第一NMOS管MN1和第十五PMOS管MP15为上电使能管，当芯片上电至欠压解锁之前，过零检测模块不工作。芯片正常工作后，第一NMOS管MN1和第十五PMOS管MP15关断。第七PMOS管MP7、第八PMOS管MP8、第十六NMOS管MN16以及第十一PMOS管MP11用于设置各级电路的输入共模电平。SW检测电路由高压管第二十五NMOS管MH1和低压管第二十NMOS管M1、第二十一NMOS管M2、第二十二NMOS管M3、第二十三NMOS管M4和第二十四NMOS管M5组成：第二十五NMOS管MH1可以为LDMOS管，漏端接功率开关节点SW处电压VSW防高压；第二十NMOS管M1与第二十四NMOS管M5为负压吸收电路，防止死区时间内功率开关节点SW处电压VSW进入负压后对内部电路造成影响；第二十一NMOS管M2、第二十二NMOS管M3和第二十三NMOS管M4用于防止第二十一NMOS管M2源极处latch的信号、采样信号Vsense和第一基准电压RefH相互影响。
第一低侧控制信号DRVL_FB0和第二低侧控制信号DRVL_FB都是和下功率管的栅极驱动信号同相的信号，且第二低侧控制信号DRVL_FB为第一低侧控制信号DRVL_FB0经过延时得到，这是由于当开关节点SW处电压已从低压冲高至高压，过零检测模块依然需要一定的响应延迟才可以输出包含开关节点SW处和浮动电源轨BST处电压已经抬高的逻辑信息，这段延迟会造成高压管第二PMOS管Q2在开关节点SW与浮动电源轨BST的电压已经抬高时无法及时关断，导致无法及时阻断高压施加在低压管第一PMOS管Q1上，造成第一PMOS管Q1击穿并向电源电压VDD漏电。因此过零检测模块采用第二低侧控制信号DRVL_FB控制，第二PMOS管Q2采用第二低侧控制信号DRVL_FB经过一定延迟后的第一低侧控制信号DRVL_FB0来直接关断。
高压开关逻辑控制模块由使能信号EN使能，在使能信号EN为高电平时工作，并根据过零检测信号ZVS_out和第一低侧控制信号DRVL_FB0产生判断信号Ctr；由于判断信号Ctr的电源轨是电源电压VDD到地，所以需要高压电平位移模块将判断信号Ctr从电源电压VDD到地的低侧电源轨转移为浮动电源轨BST处信号到开关节点SW处信号的高侧浮动电源轨；转移为高侧浮动电源轨之后的信号再与高侧的第二欠压信号UVLO_HS共同产生高压开关信号HVG，由于第二欠压信号UVLO_HS为浮动电源轨BST和开关节点SW之间的欠压信号，其电源轨也是浮动电源轨BST处信号到开关节点SW处信号的高侧电源轨。如图2所示给出了高压开关逻辑控制模块的一种电路实现形式，本实施例中的高压电平位移模块还用于将判断信号Ctr反相后输出，仅当第二欠压信号UVLO_HS、第一低侧控制信号DRVL_FB0和过零检测信号ZVS_out均为高电平时，输出高压开关信号HVG为低电平开启第二PMOS管Q2；否则输出高压开关信号HVG为高电平关断第二PMOS管Q2。
本发明提出的自举充电电路正常充电时，第一PMOS管Q1和第二PMOS管Q2开启，自举电容和Cboot的充电速度由第一PMOS管Q1和第二PMOS管Q2的导通电阻Rds_on之和与自举电容Cboot的RC时间常数决定；自举电容Cboot上电时，选择将第一PMOS管Q1打开，第二PMOS管Q2关断，用高压管第二PMOS管Q2的二极管对充电电流方式进行限制；负压发生时，第一PMOS管Q1和第二PMOS管Q2断开，电源电压VDD到自举电容Cboot之间为背对背二极管，阻断电源电压VDD和自举电容Cboot之间的通路，防止功率开关节点SW处电压进入负压时对自举电容Cboot进行充电。
电源电压VDD的欠压信号作为芯片中使能优先级最高的控制信号，应当在芯片供电不正常即电源电压VDD发生欠压时通过使能信号EN关断芯片的所有模块，从而关断上下功率管断开自举供电通路。当电源电压VDD欠压结束后，首先解锁下功率管，放开自举通路，使自举电容Cboot能在下功率管开启时缓慢充电；高侧电源轨压差BST-SW欠压时，锁死上功率管，保证自举充电顺利进行；高侧电源轨压差欠压结束后，BST-SW稳定在工作电压，此时解锁上功率管。
电源电压VDD与偏置上电完成后，使能信号EN翻高解锁第一PMOS管Q1，使能信号EN为第二欠压信号UVLO_HS为低时，第一PMOS管Q1的开启受第一低侧控制信号DRVL_FB0控制，第一低侧控制信号DRVL_FB0为高时第一PMOS管Q1开启，第一低侧控制信号DRVL_FB0为低时第一PMOS管Q1关断，第一PMOS管Q1开启时以第二PMOS管Q2体二极管限流充电模式给自举电容Cboot充电。高侧电源轨压差BST-SW上电完成后第二欠压信号UVLO_HS翻高解锁第二PMOS管Q2，
使能信号EN与第二欠压信号UVLO_HS均为高时，第一PMOS管Q1和第二PMOS管Q2均解锁，第一PMOS管Q1的开启同样受第一低侧控制信号DRVL_FB0控制，第二PMOS管Q2的开启受第一低侧控制信号DRVL_FB0和过零检测信号ZVS_out控制，当第二欠压信号UVLO_HS、第一低侧控制信号DRVL_FB0和过零检测信号ZVS_out均为高电平时第二PMOS管Q2开启，此时自举电容Cboot充电速度为(Rds_on-Q1+Rds_on-Q2)*Cboot决定的RC时间常数。
如图5所示是根据浮动电源轨BST和开关节点SW之间的电压驱动第二欠压信号UVLO_HS的一种电路实现结构图，浮动电源轨BST和开关节点SW之间欠压时输出的第二欠压信号UVLO_HS为低电平，浮动电源轨BST和开关节点SW之间上电完成时输出的第二欠压信号UVLO_HS为高电平。
综上所述，本发明根据传统自举方案自举二极管的物理特性，设计了一种双开关的自举充电的方案，电源电压VDD欠压时关断自举充电电路各个模块，自举电容Cboot不充电；电源电压VDD正常上电后，BST-SW欠压时，打开第一PMOS管Q1关断第二PMOS管Q2，采用限流充电模式为自举电容Cboot充电；电源电压VDD和BST-SW均正常上电后，若开关节点SW处为高压，关断第一PMOS管Q1和第二PMOS管Q2，若开关节点SW处电压近似为0，打开第一PMOS管Q1和第二PMOS管Q2，自举充电电路正常工作。本发明的自举充电电路在下功率管开启时给自举电容Cboot充电，避免负压过冲的现象；第一PMOS管Q1用于在负压出现时断开电源电压VDD向自举电容Cboot供电的通路；第二开关管Q2代替自举二极管，不会出现由于受到开关节点SW处电压串扰引发误动作的问题，消除了自举二极管反向恢复损耗与高频过流性能退化的问题。
值得说明的是，本发明使用的***控制方式和具体电路设计也可应用于Si功率开关器件及其他宽禁带半导体开关器件(如SiC功率开关器件)的驱动电路中，具体而言，针对Si功率开关器件的栅驱动电路，死区时间内下功率管体二极管续流，开关节点SW处电压在死区时间内会下降至-0.7V的负压，甚至极其重载的情况下，Si功率开关器件栅驱动电路也会由于自身体二极管体电阻的作用使得SW降低至很负的负压。本发明同样适用于该种应用。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (2)

1.一种适用于GaN功率器件栅驱动电路的自举充电电路，所述栅驱动电路包括上功率管和下功率管，其特征在于，所述自举充电电路包括自举充电模块、低压开关逻辑控制模块、过零检测模块、高压开关逻辑控制模块和高压电平位移模块；
所述自举充电模块包括第一PMOS管(Q1)、第二PMOS管(Q2)和自举电容(Cboot)，其中第一PMOS管(Q1)为低压管，第二PMOS管(Q2)为高压管；
第一PMOS管(Q1)的源极连接电源电压(VDD)，其漏极连接第二PMOS管(Q2)的漏极，其栅极连接低压开关信号(LVG)；
第二PMOS管(Q2)的栅极连接高压开关信号(HVG)，其源极连接自举电容(Cboot)的上极板并作为浮动电源轨(BST)；
自举电容(Cboot)的下极板连接所述栅驱动电路的开关节点(SW)；
所述低压开关逻辑控制模块由所述使能信号(EN)使能，在第一低侧控制信号(DRVL_FB0)的控制下产生所述低压开关信号(LVG)，所述低压开关信号(LVG)与所述第一低侧控制信号(DRVL_FB0)反相；
所述使能信号(EN)与第一欠压信号(UVLO)同相，所述第一欠压信号(UVLO)为所述电源电压(VDD)的欠压信号；
所述过零检测模块由所述使能信号(EN)使能，在第二低侧控制信号(DRVL_FB)的控制下采样所述栅驱动电路的开关节点(SW)的信号并产生过零检测信号(ZVS_out)，当所述栅驱动电路的开关节点(SW)的信号为高压时所述过零检测信号(ZVS_out)输出低电平，当所述栅驱动电路的开关节点(SW)的信号为0时所述过零检测信号(ZVS_out)输出高电平；
所述第一低侧控制信号(DRVL_FB0)和第二低侧控制信号(DRVL_FB)为与所述下功率管的栅极驱动信号同相的信号，且所述第二低侧控制信号(DRVL_FB)为所述第一低侧控制信号(DRVL_FB0)经过延时得到；
所述高压开关逻辑控制模块由所述使能信号(EN)使能，用于根据所述过零检测信号(ZVS_out)和第一低侧控制信号(DRVL_FB0)产生判断信号(Ctr)；
所述高压电平位移模块用于将所述判断信号(Ctr)的电源轨从电源电压(VDD)到地转移为所述浮动电源轨(BST)处信号到所述开关节点(SW)处信号；
所述高压开关逻辑控制模块根据经过所述高压电平位移模块处理后的所述判断信号(Ctr)和第二欠压信号(UVLO_HS)产生所述高压开关信号(HVG)，仅当所述第二欠压信号(UVLO_HS)、第一低侧控制信号(DRVL_FB0)和过零检测信号(ZVS_out)均为高电平时，所述高压开关信号(HVG)为低电平；否则所述高压开关信号(HVG)为高电平；
所述第二欠压信号(UVLO_HS)为所述浮动电源轨(BST)和开关节点(SW)之间的欠压信号。
2.根据权利要求1所述的适用于GaN功率器件栅驱动电路的自举充电电路，其特征在于，所述过零检测模块包括第一反相器(INV1)、第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、第五电阻(R5)、第六电阻(R6)、第七电阻(R7)、第八电阻(R8)、第九电阻(R9)、第十电阻(R10)、第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)、第八NMOS管(MN8)、第九NMOS管(MN9)、第十NMOS管(MN10)、第十一NMOS管(MN11)、第十二NMOS管(MN12)、第十三NMOS管(MN13)、第十四NMOS管(MN14)、第十五NMOS管(MN15)、第十六NMOS管(MN16)、第十七NMOS管(MN17)、第十八NMOS管(MN18)、第十九NMOS管(MN19)、第二十NMOS管(M1)、第二十一NMOS管(M2)、第二十二NMOS管(M3)、第二十三NMOS管(M4)、第二十四NMOS管(M5)、第二十五NMOS管(MH1)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)、第八PMOS管(MP8)、第九PMOS管(MP9)、第十PMOS管(MP10)、第十一PMOS管(MP11)、第十二PMOS管(MP12)、第十三PMOS管(MP13)、第十四PMOS管(MP14)、第十五PMOS管(MP15)、第十六PMOS管(MP16)和第十七PMOS管(MP17)，其中第二十五NMOS管(MH1)为高压管；
第十电阻(R10)一端连接所述栅驱动电路的开关节点(SW)，另一端连接第二十五NMOS管(MH1)的漏极；
第二十NMOS管(M1)的栅极连接第二十五NMOS管(MH1)和第二十一NMOS管(M2)的栅极并连接所述第二低侧控制信号(DRVL_FB)，其源极连接第二十五NMOS管(MH1)的源极，其漏极连接第二十一NMOS管(M2)的源极和第二十四NMOS管(M5)的漏极；
第二十一NMOS管(M2)的漏极连接第二十三NMOS管(M4)的漏极并输出采样信号(Vsense)；
第二十二NMOS管(M3)的栅极连接第二十三NMOS管(M4)和第二十四NMOS管(M5)的栅极并连接所述第二低侧控制信号(DRVL_FB)的反相信号，其漏极连接第一基准电压(RefH)，其源极连接第二十三NMOS管(M4)的源极；
第二十四NMOS管(M5)的源极接地；
第十六PMOS管(MP16)的栅极连接所述采样信号(Vsense)，其源极连接第十七PMOS管(MP17)的源极并通过第三电阻(R3)后连接第五PMOS管(MP5)的漏极，其漏极连接第八NMOS管(MN8)的源极和第九NMOS管(MN9)的漏极；
第十七PMOS管(MP17)的栅极连接第二基准电压(RefL)，其漏极连接第十NMOS管(MN10)的源极和第十一NMOS管(MN11)的漏极；
第五PMOS管(MP5)的源极连接第六PMOS管(MP6)的漏极；
第九NMOS管(MN9)的栅极连接第十一NMOS管(MN11)的栅极；
第八NMOS管(MN8)的栅极连接第十NMOS管(MN10)的栅极，其漏极连接第十二NMOS管(MN12)的栅极并通过第四电阻(R4)后连接第七PMOS管(MP7)的栅极和漏极；
第五电阻(R5)的一端连接第七PMOS管(MP7)的栅极，另一端连接第十NMOS管(MN10)的漏极和第十三NMOS管(MN13)的栅极；
第一NMOS管(MN1)的栅极连接所述第一欠压信号(UVLO)的反相信号，其漏极连接第三NMOS管(MN3)的栅极、第二NMOS管(MN2)的栅极和漏极以及偏置信号(BIAS)，其源极连接第二NMOS管(MN2)、第三NMOS管(MN3)、第五NMOS管(MN5)、第七NMOS管(MN7)、第九NMOS管(MN9)、第十一NMOS管(MN11)、第十五NMOS管(MN15)、第十六NMOS管(MN16)和第十七NMOS管(MN17)；
第二PMOS管(MP2)的栅极连接第三PMOS管(MP3)、第五PMOS管(MP5)和第十PMOS管(MP10)的栅极以及第三NMOS管(MN3)的漏极并通过第一电阻(R1)后连接第二PMOS管(MP2)的漏极以及第一PMOS管(MP1)、第四PMOS管(MP4)、第六PMOS管(MP6)和第九PMOS管(MP9)的栅极，其源极连接第一PMOS管(MP1)的漏极；
第四PMOS管(MP4)的漏极连接第三PMOS管(MP3)的源极，其源极连接第一PMOS管(MP1)、第六PMOS管(MP6)、第七PMOS管(MP7)、第八PMOS管(MP8)、第九PMOS管(MP9)、第十一PMOS管(MP11)和第十四PMOS管(MP14)的源极并连接电源电压(VDD)；
第四NMOS管(MN4)的栅极连接第六NMOS管(MN6)和第十四NMOS管(MN14)的栅极以及第三PMOS管(MP3)的漏极并通过第二电阻(R2)后连接第四NMOS管(MN4)的漏极以及第五NMOS管(MN5)、第七NMOS管(MN7)和第十五NMOS管(MN15)的栅极，其源极连接第五NMOS管(MN5)的漏极；
第十四NMOS管(MN14)的源极连接第十五NMOS管(MN15)的漏极，其漏极连接第十二NMOS管(MN12)和第十三NMOS管(MN13)的源极；
第六电阻(R6)的一端连接第八PMOS管(MP8)的栅极和漏极以及第七电阻(R7)的一端，其另一端连接第十二NMOS管(MN12)的漏极以及第十三PMOS管(MP13)和第十八NMOS管(MN18)的栅极；
第十二PMOS管(MP12)的栅极连接第七电阻(R7)的另一端、第十三NMOS管(MN13)的漏极和第十九NMOS管(MN19)的栅极，其源极连接第十三PMOS管(MP13)的源极和第十PMOS管(MP10)的漏极，其漏极连接第十六NMOS管(MN16)的栅极和漏极并通过第八电阻(R8)后连接第十三PMOS管(MP13)的漏极和第十七NMOS管(MN17)的栅极；
第十PMOS管(MP10)的源极连接第九PMOS管(MP9)的漏极；
第十四PMOS管(MP14)的栅极连接第十八NMOS管(MN18)的漏极并通过第九电阻(R9)后连接第十一PMOS管(MP11)的栅极和漏极以及第十九NMOS管(MN19)的漏极，其漏极连接第十七NMOS管(MN17)和第十五PMOS管(MP15)的漏极以及第一反相器(INV1)的输入端；
第六NMOS管(MN6)的漏极连接第十八NMOS管(MN18)和第十九NMOS管(MN19)的源极，其源极连接第七NMOS管(MN7)的漏极；
第十五PMOS管(MP15)的栅极连接所述使能信号(EN)，其源极连接电源电压(VDD)；
第一反相器(INV1)的输出端输出所述过零检测信号(ZVS_out)。
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