CN108964610B - 振荡电路 - Google Patents

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    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
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Abstract

本发明提供一种振荡电路，其包括：第一电容，第二电容，第一电流源和第二电流源；第一充电开关；第一预充电开关；第二充电开关；第二预充电开关；第三充电开关；第四充电开关；逻辑控制电路；第一比较器；第二比较器。所述振荡电路利用第一比较器和第二比较器翻越第二参考电压REF2的延迟所造成的第一、第二电容累积电量抵消其翻越第一参考电压的延迟所造成的第一、第二电容累积电量，从而消除比较器延迟带来的影响，来提高振荡电路的精度。

Description

振荡电路
【技术领域】
本发明涉及电路设计领域，特别涉及振荡电路。
【背景技术】
在弛豫振荡器中，由于其比较器的延时无法预测，其受到温度和工艺等因素的影响，使得时钟信号频率变化较大，造成振荡器频率精度不高。
请阅图1，图1所示为现有技术中常用的双电容振荡电路结构示意图。如图所示，该环形振荡电路通常包括4个开关(两个K开关和两个KB开关)、两个电容C1和C2、两个比较器COMP以及一个逻辑单元LOGIC。其中，开关K和开关KB是两个相反的信号，它们使4个开关分成两组，两个K开关为一组，两个KB开关为另外一组；一组闭合时另一组一定断开，即当两个K开关打开时，两个KB开关一定断开，反之，当两个KB开关打开时，两个K开关一定断开。
假设两个K开关打开时，则恒流电流源I向电容C1充电，电容C1的上极板电压V1上升，当电压V1大于参考电压VREF时，两个比较器COMP的输出翻转，逻辑单元LOGIC中K和KB信号改变，CLK信号产生一个上升(或下降)沿，电压V1通过开关KB放电到地，同时电流源I开始对电容C2充电，如此循环，便产生时钟信号CLK。
请参阅图2，图2为现有技术中双电容振荡电路所产生的电压V1、V2和时钟信号CLK的波形示意图。如图所示，当电压V1或电压V2在到达VREF后仍然上升一段时间，这是由于比较器COMP的延迟造成的。电压V1或电压V2在到达VREF后仍然上升一段时间，这会使输出时钟信号CLK的频率降低。同时，这一段延时时间无法预测，其受到温度和工艺等因素的影响，使得时钟信号CLK的输出频率变化较大，这就是造成非正弦振荡器的频率往往稳定度不高的原因。
因此，需要消除因比较器延迟所产生的影响。
【发明内容】
本发明提出一种消除比较器延迟的振荡电路，其通过消除比较器延迟带来的影响，来提高振荡电路的精度。
为了解决上述问题，本发明提供一种振荡电路，其包括：第一电容，其第一连接端与接地端相连；与第一电容并联的第一放电开关；第二电容，其第一连接端与接地端相连；与第二电容并联的第二放电开关；第一电流源，其电流输入端与电源电压端相连，其电流输出端与第一节点A相连；第二电流源，其电流输入端与电源电压端相连，其电流输出端与第二节点B相连；连接于第一节点A和第三节点C之间的第一充电开关；连接于第二节点B和第三节点C之间的第一预充电开关；连接于第一节点A和第四节点D之间的第二充电开关；连接于第二节点B和第四节点D之间的第二预充电开关；连接于第三节点C和第一电容的第二连接端之间的第三充电开关；连接于第四节点D和第二电容的第二连接端之间的第四充电开关；逻辑控制电路；第一比较器，其第一输入端与第三节点C相连，其第二输入端通过第一参考电压开关与第一参考电压相连，通过第三参考电压开关与第二参考电压相连，其输出端与逻辑控制电路相连；第二比较器，其第一输入端与第四节点D相连，其第二输入端通过第二参考电压开关与第一参考电压相连，通过第四参考电压开关与第二参考电压相连，其输出端与逻辑控制电路相连，第一参考电压大于第二参考电压。
进一步的，所述逻辑控制电路根据第一比较器的输出信号和第二比较器的输出信号输出第一充电时钟信号、第二充电时钟信号、第一预充电时钟信号、第二预充电时钟信号、第一放电时钟信号和第二放电时钟信号。第一放电时钟信号控制第一放电开关的导通和断开，在第一放电时钟信号有效时控制第一放电开关的导通；第二放电时钟信号控制第二放电开关的导通和断开，在第二放电时钟信号有效时控制第二放电开关的导通；第一充电时钟信号控制第一充电开关和第一参考电压开关的导通和断开，其中第一充电开关和第一参考电压开关同步导通和断开，在第一充电时钟信号有效时控制第一充电开关和第一参考电压开关的导通；第二充电时钟信号控制第二充电开关和第二参考电压开关的导通和断开，其中第二充电开关和第二参考电压开关同步导通和断开，在第二充电时钟信号有效时控制第二充电开关和第二参考电压开关的导通；第一预充电时钟信号控制第一预充电开关和第三参考电压开关的导通和断开，其中第一预充电开关和第三参考电压开关同步导通和断开，在第一预充电时钟信号有效时控制第一预充电开关和第三参考电压开关的导通；第二预充电时钟信号控制第二预充电开关和第四参考电压开关同步的导通和断开，其中第二预充电开关和第四参考电压开关同步导通和断开，在第二预充电时钟信号有效时控制第二预充电开关和第四参考电压开关的导通；第一预充电信号和第一充电信号控制第三充电开关的导通和断开，以在第一充电开关导通或第一预充电开关导通时，第三充电开关的导通；第二预充电信号和第二充电信号控制第四充电开关的导通和断开，以在第二充电开关导通或第二预充电开关导通时，第四充电开关的导通。
进一步的，在第一电容的充电时，第一比较器比较第一电容的充电电压和第一参考电压，在第一电容的充电电压高于第一参考电压时，输出表示第一电容的充电电压高于第一参考电压的第一比较信号rslt1，所述逻辑控制电路根据表示第一电容的充电电压高于第一参考电压的第一比较信号rslt1，使得第一放电时钟信号有效且持续第一预定时间，使得第一充电时钟信号无效，使得第二充电时钟信号有效，在第一放电时钟信号由有效跳变为无效时或预定时间后，使得第一预充电时钟信号有效，以进行第一电容预充电，在第一电容预充电时，第一比较器比较第一电容的充电电压和第二参考电压，在第一电容的充电电压高于第二参考电压时，输出表示第一电容的充电电压高于第二参考电压的第一比较信号rslt1，所述逻辑控制电路根据表示第一电容的充电电压高于第二参考电压的第一比较信号rslt1，使得第一预充电信号无效；在第二电容的充电时，第二比较器比较第二电容的充电电压和第一参考电压，在第二电容的充电电压高于第一参考电压时，输出表示第二电容的充电电压高于第一参考电压的第二比较信号rslt2，所述逻辑控制电路根据表示第二电容的充电电压高于第一参考电压的第二比较信号rslt2，使得第二放电时钟信号有效且持续第一预定时间，使得第二充电时钟信号无效，使得第一充电时钟信号有效，在第二放电时钟信号由有效跳变为无效时或预定时间后，使得第二预充电时钟信号有效，以进行第二电容预充电，在第二电容预充电时，第二比较器比较第二电容的充电电压和第二参考电压，在第二电容的充电电压高于第二参考电压时，输出表示第二电容的充电电压高于第二参考电压的第二比较信号rslt2，所述逻辑控制电路根据表示第二电容的充电电压高于第二参考电压的第二比较信号rslt2，使得第二预充电信号无效。
进一步的，第一放电时钟信号和第二放电时钟信号持续有效第一预定时间，能够将第一电容的充电电压放电至小于第二参考电压，能够将第二电容的充电电压放电至小于第二参考电压。
进一步的，基于第一充电时钟信号和第二充电时钟信号产生振荡电路的振荡时钟信号。
进一步的，第一电容的电容值等于第二电容的电容值；第一电流源的电流值等于第二电流源的电流值，第一比较器和第二比较器相匹配。
与现有技术相比，本发明中利用第一比较器comp1和第二比较器comp2翻越第二参考电压REF2的延迟所造成的第一、第二电容C1/C2累积电量抵消其翻越第一参考电压REF1的延迟所造成的第一、第二电容C1/C2累积电量，从而消除比较器延迟带来的影响，来提高振荡电路的精度。
【附图说明】
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
图1为现有技术中常用的双电容振荡电路结构示意图；
图2现有技术中双电容振荡电路所产生的电压V1、V2和时钟信号CLK的波形示意图；
图3为本发明中的振荡电路在一个实施例中的电路结构示意图；
图4为图3中的振荡电路的时序原理图。
【具体实施方式】
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。
本发明中提出了消除比较器延迟的振荡电路，其通过消除比较器延迟带来的影响，来提高振荡电路的精度。
如图3所示的，其为本发明中的振荡电路在一个实施例100中的电路结构示意图。所述振荡电路100包括：其第一连接端与接地端相连的第一电容C1；与第一电容C1并联的第一放电开关SD1；其第一连接端与接地端相连的第二电容C2；与第二电容C2并联的第二放电开关SD2；第一电流源IB1，其电流输入端与电源电压端VDD相连，其电流输出端与第一节点A相连；第二电流源IB2，其电流输入端与电源电压端VDD相连，其电流输出端与第二节点B相连；连接于第一节点A和第三节点C之间的第一充电开关SC1；连接于第二节点B和第三节点C之间的第一预充电开关SPC1；连接于第一节点A和第四节点D之间的第二充电开关SC2；连接于第二节点B和第四节点D之间的第二预充电开关SPC2；连接于第三节点C和第一电容C1的第二连接端之间的第三充电开关SC3；连接于第四节点D和第二电容C2的第二连接端之间的第四充电开关SC4；逻辑控制电路LOGIC；第一比较器comp1，其第一输入端与第三节点C相连，其第二输入端通过第一参考电压开关SR1与第一参考电压REF1相连，通过第三参考电压开关SR3与第二参考电压REF2相连，其输出端与逻辑控制电路LOGIC相连；第二比较器comp2，其第一输入端与第四节点D相连，其第二输入端通过第二参考电压开关SR2与第一参考电压REF1相连，通过第四参考电压开关SR4与第二参考电压REF2相连，其输出端与逻辑控制电路LOGIC相连，第一参考电压REF1大于第二参考电压REF2。
所述逻辑控制电路logic根据第一比较器comp1的输出信号和第二比较器的输出信号输出第一充电时钟信号
Figure BDA0001713537150000051
第二充电时钟信号
Figure BDA0001713537150000052
第一预充电时钟信号
Figure BDA0001713537150000053
第二预充电时钟信号
Figure BDA0001713537150000054
第一放电时钟信号toff1和第二放电时钟信号toff2。第一放电时钟信号toff1控制第一放电开关SD1的导通和断开，在第一放电时钟信号有效时控制第一放电开关的导通；第二放电时钟信号toff2控制第二放电开关SD2的导通和断开，在第二放电时钟信号有效时控制第二放电开关SD2的导通。
第一充电时钟信号
Figure BDA0001713537150000055
控制第一充电开关SC1和第一参考电压开关SR1的导通和断开，其中第一充电开关SC1和第一参考电压开关SR1同步导通和断开，在第一充电时钟信号
Figure BDA0001713537150000056
有效时控制第一充电开关和第一参考电压开关的导通。第二充电时钟信号
Figure BDA0001713537150000057
控制第二充电开关SW2和第二参考电压开关SR2的导通和断开，其中第二充电开关SW2和第二参考电压开关SR2同步导通和断开，在第二充电时钟信号
Figure BDA0001713537150000061
有效时控制第二充电开关SW2和第二参考电压开关SR2的导通。
第一预充电时钟信号
Figure BDA0001713537150000062
控制第一预充电开关SPC1和第三参考电压SR3开关的导通和断开，其中第一预充电开关SPC1和第三参考电压SR3开关同步导通和断开，在第一预充电时钟信号
Figure BDA0001713537150000063
有效时控制第一预充电开关SPC1和第三参考电压SR3开关的导通；第二预充电时钟信号
Figure BDA0001713537150000064
控制第二预充电开关SPC2和第四参考电压开关SR4的导通和断开，其中第二预充电开关SPC2和第四参考电压开关SR4同步导通和断开，在第二预充电时钟信号
Figure BDA0001713537150000065
有效时控制第二预充电开关SPC2和第四参考电压开关SR4的导通；
第一预充电信号
Figure BDA0001713537150000066
和第一充电信号
Figure BDA0001713537150000067
控制第三充电开关SC3的导通和断开，以在第一充电开关SC1导通或第一预充电开关SPC1导通时，第三充电开关SC3的导通。第二预充电信号
Figure BDA0001713537150000068
和第二充电信号
Figure BDA0001713537150000069
控制第四充电开关SC4的导通和断开，以在第二充电开关SW2导通或第二预充电开关SPC2导通时，第四充电开关SC4的导通。
图4为图3中的振荡电路的时序原理图。
在第一电容C1的充电时，第一比较器comp1比较第一电容的充电电压VC1和第一参考电压REF1，在第一电容的充电电压VC1高于第一参考电压REF1时，输出表示第一电容C1的充电电压VC1高于第一参考电压REF1的第一比较信号rslt1。
所述逻辑控制电路LOGIC根据表示第一电容的充电电压VC1高于第一参考电压的第一比较信号rslt1，使得第一放电时钟信号toff1有效且持续第一预定时间，使得第一充电时钟信号
Figure BDA00017135371500000610
无效，使得第二充电时钟信号
Figure BDA00017135371500000611
有效，在第一放电时钟信号由有效跳变为无效时或预定时间后，使得第一预充电时钟信号
Figure BDA00017135371500000612
有效，以进行第一电容C1预充电。在第一电容C1预充电时，第一比较器comp1比较第一电容的充电电压VC1和第二参考电压REF2，在第一电容C1的充电电压VC2高于第二参考电压REF2时，输出表示第一电容的充电电压高于第二参考电压的第一比较信号rslt1，所述逻辑控制电路LOGIC根据表示第一电容的充电电压高于第二参考电压的第一比较信号rslt1，使得第一预充电信号
Figure BDA00017135371500000613
无效。
在第二电容C2的充电时，第二比较器comp2比较第二电容C2的充电电压和第一参考电压REF1，在第二电容的充电电压VC2高于第一参考电压REF1时，输出表示第二电容的充电电压高于第一参考电压的第二比较信号rslt2。
所述逻辑控制电路LOGIC根据表示第二电容的充电电压高于第一参考电压REF1的第二比较信号rslt2，使得第二放电时钟信号toff2有效且持续第一预定时间，使得第二充电时钟信号
Figure BDA0001713537150000071
无效，使得第一充电时钟信号
Figure BDA0001713537150000072
有效，在第二放电时钟信号
Figure BDA0001713537150000073
由有效跳变为无效时或预定时间后，使得第二预充电时钟信号
Figure BDA0001713537150000074
有效，以进行第二电容C2预充电。在第二电容预充电时，第二比较器comp2比较第二电容的充电电压VC2和第二参考电压REF2，在第二电容的充电电压高于第二参考电压REF2时，输出表示第二电容的充电电压高于第二参考电压的第二比较信号rslt2，所述逻辑控制电路LOGIC根据表示第二电容的充电电压高于第二参考电压的第二比较信号rslt2，使得第二预充电信号
Figure BDA0001713537150000075
无效。
其中，第一放电时钟信号和第二放电时钟信号持续有效第一预定时间，只要能够将第一电容C1的充电电压VC1放电至小于第二参考电压REF2，只要能够将第二电容C2的充电电压VC2放电至小于第二参考电压REF2。基于第一充电时钟信号和第二充电时钟信号产生振荡电路的振荡时钟信号。
在一个实施例中，所述逻辑控制电路LOGIC根据比较信号rslt1和rslt2输出Comp1_chg信号，Comp2_chg信号，Comp1_prechg信号，Comp2_prechg信号。第一电容C1的电容值等于第二电容C2的电容值，即C1＝C2＝C；第一电流源IB1的电流值等于第二电流源IB2的电流值，即IB1＝IB2＝IB。第一比较器comp1和第二比较器comp2相匹配，第一比较器comp1的延迟COMP1_delay等于第二比较器comp2的延迟COMP2_delay，即COMP1_delay＝COMP2_delay＝td
则有：
Figure BDA0001713537150000076
Figure BDA0001713537150000077
Figure BDA0001713537150000078
Figure BDA0001713537150000079
TOFF为振荡电路100的振荡时钟信号的低电平时长，TON为振荡电路100的振荡时钟信号的高电平时长。
本发明中利用第一比较器comp1和第二比较器comp2翻越第二参考电压REF2的延迟所造成的第一、第二电容C1/C2累积电量抵消其翻越第一参考电压REF1的延迟所造成的第一、第二电容C1/C2累积电量，从而消除比较器延迟带来的影响，进而提高了振荡电路的精度。
在本发明中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。
需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (6)

1.一种振荡电路，其特征在于，其包括：
第一电容，其第一连接端与接地端相连；
与第一电容并联的第一放电开关；
第二电容，其第一连接端与接地端相连；
与第二电容并联的第二放电开关；
第一电流源，其电流输入端与电源电压端相连，其电流输出端与第一节点A相连；
第二电流源，其电流输入端与电源电压端相连，其电流输出端与第二节点B相连；
连接于第一节点A和第三节点C之间的第一充电开关；
连接于第二节点B和第三节点C之间的第一预充电开关；
连接于第一节点A和第四节点D之间的第二充电开关；
连接于第二节点B和第四节点D之间的第二预充电开关；
连接于第三节点C和第一电容的第二连接端之间的第三充电开关；
连接于第四节点D和第二电容的第二连接端之间的第四充电开关；
逻辑控制电路；
第一比较器，其第一输入端与第三节点C相连，其第二输入端通过第一参考电压开关与第一参考电压相连，通过第三参考电压开关与第二参考电压相连，其输出端与逻辑控制电路相连；
第二比较器，其第一输入端与第四节点D相连，其第二输入端通过第二参考电压开关与第一参考电压相连，通过第四参考电压开关与第二参考电压相连，其输出端与逻辑控制电路相连，第一参考电压大于第二参考电压。
2.根据权利要求1所述的振荡电路，其特征在于，
所述逻辑控制电路根据第一比较器的输出信号和第二比较器的输出信号输出第一充电时钟信号、第二充电时钟信号、第一预充电时钟信号、第二预充电时钟信号、第一放电时钟信号和第二放电时钟信号，
第一放电时钟信号控制第一放电开关的导通和断开，在第一放电时钟信号有效时控制第一放电开关的导通；
第二放电时钟信号控制第二放电开关的导通和断开，在第二放电时钟信号有效时控制第二放电开关的导通；
第一充电时钟信号控制第一充电开关和第一参考电压开关的导通和断开，其中第一充电开关和第一参考电压开关同步导通和断开，在第一充电时钟信号有效时控制第一充电开关和第一参考电压开关的导通；
第二充电时钟信号控制第二充电开关和第二参考电压开关的导通和断开，其中第二充电开关和第二参考电压开关同步导通和断开，在第二充电时钟信号有效时控制第二充电开关和第二参考电压开关的导通；
第一预充电时钟信号控制第一预充电开关和第三参考电压开关的导通和断开，其中第一预充电开关和第三参考电压开关同步导通和断开，在第一预充电时钟信号有效时控制第一预充电开关和第三参考电压开关的导通；
第二预充电时钟信号控制第二预充电开关和第四参考电压开关同步的导通和断开，其中第二预充电开关和第四参考电压开关同步导通和断开，在第二预充电时钟信号有效时控制第二预充电开关和第四参考电压开关的导通；
第一预充电信号和第一充电信号控制第三充电开关的导通和断开，以在第一充电开关导通或第一预充电开关导通时，第三充电开关的导通；
第二预充电信号和第二充电信号控制第四充电开关的导通和断开，以在第二充电开关导通或第二预充电开关导通时，第四充电开关的导通。
3.根据权利要求2所述的振荡电路，其特征在于，
在第一电容的充电时，第一比较器比较第一电容的充电电压和第一参考电压，在第一电容的充电电压高于第一参考电压时，输出表示第一电容的充电电压高于第一参考电压的第一比较信号rslt1，
所述逻辑控制电路根据表示第一电容的充电电压高于第一参考电压的第一比较信号rslt1，使得第一放电时钟信号有效且持续第一预定时间，使得第一充电时钟信号无效，使得第二充电时钟信号有效，在第一放电时钟信号由有效跳变为无效时或预定时间后，使得第一预充电时钟信号有效，以进行第一电容预充电，
在第一电容预充电时，第一比较器比较第一电容的充电电压和第二参考电压，在第一电容的充电电压高于第二参考电压时，输出表示第一电容的充电电压高于第二参考电压的第一比较信号rslt1，所述逻辑控制电路根据表示第一电容的充电电压高于第二参考电压的第一比较信号rslt1，使得第一预充电信号无效；
在第二电容的充电时，第二比较器比较第二电容的充电电压和第一参考电压，在第二电容的充电电压高于第一参考电压时，输出表示第二电容的充电电压高于第一参考电压的第二比较信号rslt2，
所述逻辑控制电路根据表示第二电容的充电电压高于第一参考电压的第二比较信号rslt2，使得第二放电时钟信号有效且持续第一预定时间，使得第二充电时钟信号无效，使得第一充电时钟信号有效，在第二放电时钟信号由有效跳变为无效时或预定时间后，使得第二预充电时钟信号有效，以进行第二电容预充电，
在第二电容预充电时，第二比较器比较第二电容的充电电压和第二参考电压，在第二电容的充电电压高于第二参考电压时，输出表示第二电容的充电电压高于第二参考电压的第二比较信号rslt2，所述逻辑控制电路根据表示第二电容的充电电压高于第二参考电压的第二比较信号rslt2，使得第二预充电信号无效。
4.根据权利要求3所述的振荡电路，其特征在于，第一放电时钟信号和第二放电时钟信号持续有效第一预定时间，能够将第一电容的充电电压放电至小于第二参考电压，能够将第二电容的充电电压放电至小于第二参考电压。
5.根据权利要求3所述的振荡电路，其特征在于，
基于第一充电时钟信号和第二充电时钟信号产生振荡电路的振荡时钟信号。
6.根据权利要求3所述的振荡电路，其特征在于，
第一电容的电容值等于第二电容的电容值；
第一电流源的电流值等于第二电流源的电流值，
第一比较器和第二比较器相匹配。
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