CN108880526B - 用于多路复用电压的电路、半导体器件及操作方法 - Google Patents

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Abstract

本发明的实施例提供了用于多路复用电压的多路复用器电路、半导体器件及其操作方法。电源(PS)电压的多路复用器电路包括：与PS电压相对应的可选指状电路，每个可选指状电路：具有指状电路专用的输入节点和指状电路公用的输出节点；被配置为从输入节点接收相应的一个PS电压，并且如果选定的话，则将相应的PS电压的第一版本提供给输出节点。每个可选指状电路包括：串联连接在输入节点与输出节点之间的第一导电(C1)类型(C1型晶体管)的非增强型晶体管和第二导电(C2)类型(C2型晶体管)的增强型第一和第二晶体管。

Description

用于多路复用电压的电路、半导体器件及操作方法
技术领域
本发明的实施例涉及半导体领域，更具体地，涉及用于多路复用电压的多路复用器电路、半导体器件及其操作方法。
背景技术
虽然功耗的降低长期以来一直是半导体器件设计的目标，但最近移动计算/电子产品的扩展增加了对该目标的关注。对于安装在印刷电路板(PCB)上的由分立组件组成的***，通过在不同电压电平和/或频率下操作不同的组件，可以降低功耗。对于片上***(SoC)、电源岛(或电压岛)被用作降低功耗的技术，其中，电源岛代表相应的电源域，其中的一些或全部在不同的电压电平和/或频率下进行操作。
发明内容
根据本发明的一个方面，提供了一种电源(PS)电压的多路复用器电路，所述多路复用器电路包括：可选指状电路，对应于所述电源电压，每个可选指状电路：具有指状电路专用的输入节点和所述指状电路公用的输出节点；和包括串联连接在所述输入节点与所述输出节点之间的C1型晶体管和第一C2型晶体管和第二C2型晶体管，所述C1型晶体管是具有第一导电类型C1的非增强型晶体管，所述第一C2型晶体管和所述第二C2型晶体管是具有第二导电类型C2的增强型晶体管；以及被配置为：从所述输入节点接收所述电源电压中相应的电源电压；和如果选定的话，则将所述相应的电源电压的第一版本提供给所述输出节点。
根据本发明的另一个方面，提供了一种用于多路复用电源(PS)电压的半导体器件，所述半导体器件包括：衬底，具有第一导电类型C1型；第一区域，被配置为用于非增强型MOSFET，所述第一区域包括：在衬底中形成的具有第二导电类型C2型的区域；和栅电极，相应地形成在所述第一区域中，所述栅电极限定相应的C2型晶体管；第二区域和第三区域，被配置为用于增强型MOSFET，所述第二区域和所述第三区域中的每一个均包括：较大阱，形成在所述衬底中，所述较大阱具有所述C2型；较小阱，形成在所述较大阱中，所述较小阱具有所述C1型；栅电极，形成在所述较小阱上，所述栅电极限定了相应的C1型晶体管；和环，形成在所述较小阱的***周围以及所述较大阱的***内，所述环具有所述C2型；其中：所述半导体器件被组织为可选指状电路；每个指状电路均包括来自所述第一区域、所述第二区域和所述第三区域中的每一个的晶体管；和每个指状电路中的晶体管串联连接。
根据本发明的又一个方面，提供了一种多路复用电源(PS)电压的方法，所述方法包括：在指状电路中选择对应于所述电源电压的所选指状电路，每个可选指状电路均包括串联连接在输入节点与输出节点之间的C1型晶体管和第一C2型晶体管和第二C2型晶体管，所述C1型晶体管是具有第一导电类型C1的非增强型晶体管，所述第一C2型晶体管和所述第二C2型晶体管是具有第二导电类型C2的增强型晶体管，选择所述指状电路中的所述所选指状电路包括：导通所述所选指状电路的所述C1型晶体管、所述第一C2型晶体管和所述第二C2型晶体管中的每一个；以及取消选择除了所述所选指状电路以外的其他指状电路，取消选择所述其他指状电路包括：对于每个取消选择的指状电路，使得所述C1型晶体管、所述第一C2型晶体管和所述第二C2型晶体管中的每一个截止；以及针对每个指状电路，将所述第一C2型晶体管和所述第二C2型晶体管中的每一个的主体设置为与所述所选指状电路相对应的电源电压。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据本发明的至少一个实施例的半导体器件的框图。
图2A是根据本发明的至少一个实施例的多路复用器电路的框图。
图2B是根据本发明的至少一个实施例的多路复用器电路的框图。
图3A是根据本发明的至少一个实施例的多路复用器电路的电路图。
图3B是根据本发明的至少一个实施例的多路复用器电路的电路图。
图3C至图3F是根据本发明的至少一个实施例的由图3B的选择逻辑产生的控制信号的相应表格。
图4A是根据本发明的至少一个实施例的用于多路复用电压的多路复用器电路的布局图。
图4B是根据本发明的至少一个实施例的用于多路复用电压的多路复用器电路的布局图。
图5是根据本发明的至少一个实施例的多路复用器电路的电路图。
图6A是根据本发明的至少一个实施例的多路复用电源(PS)电压的方法的流程图。
图6B是根据本发明的至少一个实施例的更详细地描述图6A的方框的流程图。
图6C是根据本发明的至少一个实施例的更详细地描述图6A的方框的流程图。
图6D是根据本发明的至少一个实施例的更详细地描述图6A的方框的流程图。
图6E是根据本发明的至少一个实施例的更详细地描述图6A的方框604的流程图。
图6F是根据本发明的至少一个实施例的更详细地描述图6A的方框的流程图。
图7A是根据本发明的至少一个实施例的生成用于多路复用电源(PS)电压的半导体器件的布局图的方法的流程图。
图7B是根据本发明的至少一个实施例的更详细地描述图7A的方框的流程图。
图7C是根据本发明的至少一个实施例的更详细地描述图7A的方框的流程图。
图7D是根据本发明的至少一个实施例的更详细地描述图7A的方框的流程图。
图7E是根据本发明的至少一个实施例的更详细地描述图7A的方框的流程图。
图8是根据本发明的至少一个实施例的电子设计自动化(EDA)***的框图。
图9是根据本发明的至少一个实施例的集成电路(IC)制造***以及与其相关联的IC制造流程的框图。
图10是根据本发明的至少一个实施例的图9所示的掩模室的更详细的框图。
具体实施方式
以下公开内容提供了用于实现所提供主题的不同特征的许多不同实施例或实例。下面描述了组件、数值、操作、材料、布置等的特定实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。其他组件、数值、操作、材料、布置等是可以预期的。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在本文中可以使用诸如“在...之下”、“在...下面”、“下部”、“在...之上”、“上部”等的空间相对术语来描述如图中所示的一个元件或部件与另一个(另一些)元件或部件的关系。除了图中所示的取向之外，空间相对术语旨在包含在使用或操作中的器件的不同取向。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在本文中使用的空间相对描述符同样可以作出相应地解释。
在一些实施例中，提供电源(PS)电压的多路复用器，电源(PS)电压的多路复用器包括对应于PS电压的可选指状电路，其中，每个可选指状电路均包括防泄露晶体管、选择器晶体管和驱动器晶体管。在一些实施例中，防泄露晶体管是NMOS晶体管。在未选择的指状电路中，如果代之以不存在NMOS晶体管，则选择器和驱动器晶体管将表现为正向偏置二极管并且代表(A)选择器和驱动器晶体管的主体(body)与(B)相应的PS电压之间的泄漏路径。防泄漏晶体管(NMOS晶体管)的优点在于，这种泄漏路径减小(如果不阻止的话)。在一些实施例中，防泄露晶体管是原生(native)NMOS晶体管。在至少一些实施例中，防泄露晶体管为原生晶体管(原生NMOS晶体管)的优点在于，穿过防泄漏晶体管的电压降很小(如果不可忽略的话)，这改善了相应指状电路的电流能力。在一些实施例中，选择器和驱动器晶体管的主体偏置到选定的一个PS电压。如果选择器和驱动器晶体管的主体被偏置到PS电压中的最大一个(PSmax)，那么如果选定的话，一些或全部的“其他”指状电路(其用于选择除最大PS电压之外的一个PS电压)将表现出差的电流驱动能力，因为在“其他”指状电路中的选择器和驱动器晶体管的主体将以大于相应的接收PS电压的PSmax电压偏置，由此引起至少一些的选择器和驱动器晶体管在相应的截止区域中操作。因此，在至少一些实施例中，将选择器和驱动器晶体管的主体偏置到选定的一个PS电压的优点在于，没有引起选择器和驱动器晶体管在相应的截止区域中操作。
图1是根据本发明的至少一个实施例的半导体器件100的框图。
在图1中，半导体器件100尤其包括电路宏/模块(在下文中，宏)101。在一些实施例中，宏101是片上***(SOC)宏。宏101包括多路复用器电路102，其中，多路复用器电路102被配置为对电压进行多路复用。在一些实施例中，多路复用器电路102被配置为对不同的电源电压进行多路复用(参见下面讨论的图2A的部件202A、图2B的202B等)。
在一些实施例中，在类似于模块化编程的架构层级的场景下理解宏101，其中，子程序/程序由主程序(或由其他子程序)调用以执行给定的计算功能。在该场景下，半导体器件100使用宏101来实施一个或多个给定的功能。因此，在该场景下并且在架构层级方面，半导体器件100类似于主程序，并且宏(在下文中，宏)101类似于子程序/程序。在一些实施例中，宏101是软核(soft macro)。在一些实施例中，宏101是硬核(hard macro)。在一些实施例中，宏101是以寄存器传输级(RTL)代码来描述/表达的软核。在一些实施例中，还未对宏101实施合成、布局和布线(route)，使得软核可以被合成、布局并且布线以用于各种工艺节点。在一些实施例中，宏101是以二进制文件格式(例如，图形数据库***II(GDSII)流格式)描述/表达的硬核，其中，二进制文件格式表示以层级形式的宏101的一个或多个布局图的平面几何形状、文本标签、其他信息等。在一些实施例中，已经对宏101实施了合成、布局和布线，使得硬核特定于特定工艺节点。
图2A是根据本发明的至少一个实施例的电压多路复用器电路202A的框图。在一些实施例中，多路复用器电路202A是图1的多路复用器电路102的实例。
在图2A中，多路复用器电路202A被配置为从N个不同电压中选择一个并且输出N个电压中的所选的电压，其中，N是整数并且N≥2。更具体地，多路复用器电路202A被配置为：接收N个电压VDD(0)、VDD(1)、...、VDD(N-2)和VDD(N-1)以及M个控制信号SEL(0)、...、SEL(M-1)，其中M是整数并且M≥1；根据控制信号SEL(0)至SEL(M-1)从电压VDD(0)至VDD(N-1)中选择一个；并且输出所选择的电压VDD(i)，其中i是对应于整数0、1、...、N-2和N-1中的所选的一个的整数。而图2A示出了至少两个控制信号，在一些实施例中，M＝1使得存在一个控制信号SEL。
在图2A中，电压VDD(0)至VDD(N-1)表示电源电压。在一些实施例中，电压VDD(0)至VDD(N-1)表示对应于不同SOC宏的电源电压。在一些实施例中，电压VDD(0)至VDD(N-1)表示除电源电压以外的电压。
图2B是根据本发明的至少一个实施例的电压多路复用器电路202B的框图。在一些实施例中，多路复用器电路202B是图1的多路复用器电路102的实例。
图2B的多路复用器电路202B是图2A的多路复用器电路202A的实施方式，其中，为了简化说明，M＝2并且N＝4。因此，多路复用器电路202B被配置为：接收四个(N＝4)电压VDD(0)、VDD(1)、VDD(2)和VDD(3)以及两个(M＝2)控制信号SEL(0)和SEL(1)；根据控制信号SEL(0)至SEL(1)选择电压VDD(0)至VDD(3)中的一个；并且输出所选择的电压VDD(i)，其中，VDD(i)等于电压VDD(0)至VDD(3)中所选择的一个。
图3A是根据本发明的至少一个实施例的电压多路复用器电路302A的电路图。在一些实施例中，多路复用器电路302A是图1的多路复用器电路102的实例。在一些实施例中，多路复用器电路302A是图2A的多路复用器电路202A的实例。
在图3A中，多路复用器电路302A被配置为从N个不同电压中选择一个，并且输出N个电压中的所选的一个，其中N是整数并且N>2。更具体地说，多路复用器电路302A被配置为：接收N个电压VDD(0)、VDD(1)、...、VDD(N-2)和VDD(N-1)以及M个控制信号SEL(0)、...、SEL(M-1)，其中，M是整数并且M≥1；根据控制信号SEL(0)至SEL(M-1)选择电压VDD(0)至VDD(N-1)中的一个；并且输出所选择的电压VDD(i)，其中i是对应于整数0、1、...、N-2和N-1中的所选的一个的整数。在一些实施例中，M＝1，使得存在一个控制信号SEL。
多路复用器电路302A包括：晶体管网络303A；偏置导轨312A；输出节点314A；和选择逻辑316A。晶体管网络303A包括被配置为接收相应的电压VDD(0)、VDD(1)、...、VDD(N-2)和VDD(N-1)的可选指状电路304A(0)、304A(1)、...、304A(N-2)和304A(N-1)。
指状电路304A(0)、304A(1)、...、304A(N-2)和304A(N-1)中的每一个均包括三个串联连接的晶体管。指状电路304A(0)包括串联连接的NMOS晶体管N11、PMOS晶体管P21和PMOS晶体管P31。指状电路304A(1)包括串联连接的晶体管N12、P22和P32。指状电路304A(N-2)包括串联连接的晶体管N1(N-1)、P2(N-1)和P3(N-1)。指状电路304A(N-1)包括串联连接的晶体管N1(N)、P2(N)和P3(N)。在一些实施例中，指状电路304A(0)、304A(1)、...、304A(N-2)和304A(N-1)中的每一个均包括三个以上串联连接的晶体管。
NMOS晶体管N11、N12、...、N1(N-1)和N1(N)是：非增强型NMOS晶体管；并且组成防泄漏晶体管组306A。在一些实施例中，晶体管N11、N12、...、N1(N-1)和N1(N)改为非增强型PMOS晶体管P11、P12、...、P1(N-1)和P1(N)。
在一些实施例中，非增强型防泄漏晶体管组306A由原生NMOS晶体管组成。原生晶体管是经历很少(如果有的话)沟道掺杂的晶体管，并且因此晶体管的主体(或块(bulk))确定沟道的导电特性并且由此设置阈值电压。在NMOS晶体管的情况下，原生NMOS晶体管表现出比非原生NMOS晶体管更低的阈值电压。在一些实施例中，原生NMOS晶体管的阈值电压在零伏附近。
在一些实施例中，非增强型防泄漏晶体管组306A由耗尽型晶体管组成。对于MOSFET技术，在晶体管的源极和漏极区之间存在中间区。耗尽型晶体管是“常导通”晶体管，因为在制造晶体管期间形成通过中间区的导电路径(沟道)，使得沟道默认存在。在制造耗尽型晶体管期间，以足够高/大的掺杂浓度来注入和/或扩散中间区，使得沟道默认存在，因此耗尽型晶体管被认为是“常导通”的。因此，选择性地施加电压到耗尽型晶体管的栅电极，以便于排斥来自中间区的电荷载流子，尽管这会选择性地暂时破坏沟道并由此选择性地断开耗尽型晶体管。
在NMOS晶体管的情况下：当向栅电极施加小电压(≈0伏)时，通过中间区的沟道保持存在，使得耗尽型NMOS晶体管保持导通；并且当负电压被施加到栅电极时，穿过中间区的沟道被破坏，使得耗尽型NMOS晶体管截止。在PMOS晶体管的情况下：当大电压(≈VDD伏)施加到栅电极时，通过中间区的沟道保持存在，使得耗尽型PMOS晶体管保持导通；并且当非常大的电压(>>VDD)被施加到栅电极时，穿过中间区的沟道被破坏，使得耗尽型PMOS晶体管截止。
PMOS晶体管P21、P22、...、P2(N-1)和P2(N)是：增强型晶体管；并且包括选择器晶体管组308A。PMOS晶体管P31、P32、...、P3(N-1)和P3(N)包括驱动器晶体管组310A。在一些实施例中，晶体管P21、P22、...、P2(N-1)和P2(N)以及P31、P32、...、P3(N-1)和P3(N)代替相应的增强型NMOS晶体管N21、N22、...、N2(N-1)和N2(N)以及N31、N32、...、N3(N-1)和N3(N)。
再次参照用于增强型MOSFET的技术，在晶体管的源极和漏极区之间存在中间区。增强型晶体管是“常截止”晶体管，因为在制造晶体管期间不形成通过中间区的导电路径(沟道)，使得沟道不是默认存在的，并且使得增强型晶体管是默认截止的。为了导通增强型晶体管，选择性地将电压施加到栅电极以便于将电荷载流子吸引到中间区，尽管这会选择性地暂时产生/形成沟道并且由此选择性地导通增强型晶体管。
在NMOS晶体管的情况下：当小于阈值电压Vt的电压施加到栅电极时，没有引生通过中间区的沟道，使得增强型NMOS晶体管保持截止；并且当等于或大于阈值电压Vt的电压被施加到栅电极时，引生通过中间区的沟道，使得增强型NMOS晶体管导通。在PMOS晶体管的情况下：当大于阈值电压Vt的电压被施加到栅电极时，没有引生通过中间区的沟道，使得增强型PMOS晶体管保持截止；并且当等于或小于阈值电压Vt的电压被施加到栅电极时，引生通过中间区的沟道，使得增强型PMOS晶体管导通。
图3A的选择逻辑316A被配置为接收M个控制信号SEL(0)、...、SEL(M-1)，并且产生3×N个控制信号CTRLgate(ij)，3×N个控制信号CTRLgate(ij)输出到晶体管网络303A的相应晶体管N11、N12、...、N1(N-1)、N1(N)、P21、P22、...、P2(N-1)、P2(N)、P31、P32、...、P3(N-1)和P3(N)的栅电极。晶体管网络被组织为行和列的阵列，使得例如行1和列1的交点处的晶体管为N11，行2和列2的交点处的晶体管为P22等。因此，选择逻辑316A被配置为生成：控制信号CTRLgate(11)并且将其输出到晶体管N11；控制信号CTRLgate(22)并且将其输出到晶体管P22；诸如此类。在下面在图3B的选择逻辑316B的讨论中和图3C至图3F的相关讨论中提供关于选择逻辑316A的更多细节。在其中指状电路304A(0)、304(1)、...、304A(N-2)和304A(N-1)中的每一个均包括多于三个串联连接的晶体管的一些实施例中，则选择逻辑316A相应地产生并且输出多于3×N个控制信号CTRLgate(ij)。在一些实施例中，如果指状电路304A(0)、304A(1)、...、304A(N-2)和304A(N-1)中的每一个均包括四个串联连接的晶体管，则选择逻辑316A相应地产生并且输出多于4×N个控制信号CTRLgate(ij)。
图3B是根据本发明的至少一个实施例的电压多路复用器电路302B的电路图。在一些实施例中，多路复用器电路302B是图1的多路复用器电路102的实例。在一些实施例中，多路复用器电路302B是图2B的多路复用器电路202B的实例。
图3B的多路复用器电路302B是图3A的多路复用器电路302A的实施方式，其中，为了简化说明，M＝2并且N＝4。因此，多路复用器电路302B被配置为：接收四个(N＝4)电压VDD(0)、VDD(1)、VDD(2)和VDD(3)以及两个(M＝2)控制信号SEL(0)和SEL(1)；根据控制信号SEL(0)至SEL(1)选择电压VDD(0)至VDD(3)中的一个；并且输出所选择的电压VDD(i)，其中，VDD(i)等于电压VDD(0)至VDD(3)中选定的一个。而且，选择逻辑316B被配置为生成十二个控制信号CTRLgate(ij)，如下面参照图3C至图3F更详细地讨论的。在一些实施例中，选择逻辑316B被配置为生成除了十二个控制信号之外的正数个控制信号。
晶体管网络303B的可选指状电路304A(0)、304A(1)、304A(2)和304A(3)中的每一个均具有指状电路专用输入节点，通过指状电路专用输入节点来接收相应的电压VDD(0)、VDD(1)、VDD(2)和VDD(3)。输出节点314B对于可选指状电路304A(0)、304A(1)、304A(2)和304A(3)中的每一个是公用的。在图3B中，VDD(0)＝5V、VDD(1)＝1.15V、VDD(2)＝1.5V并且VDD(3)＝1.15V。在一些实施例中，VDD(0)至VDD(3)中的一个或多个表示除了图3B中所示的相应电压以外的电压。
关于指状电路304B(0)，原生晶体管N11连接在电压VDD(0)和节点307B(0)之间。晶体管P21连接在节点307B(0)和表示偏置导轨312B的节点之间。晶体管P31连接在偏置导轨312B和输出节点314B之间。关于指状电路304B(1)，原生晶体管N12连接在电压VDD(1)和节点307B(1)之间。晶体管P22连接在节点307B(1)和表示偏置导轨312B的节点之间。晶体管P32连接在偏置导轨312B和输出节点314B之间。关于指状电路304B(2)，原生晶体管N13连接在电压VDD(2)和节点307B(2)之间。晶体管P23连接在节点307B(2)和表示偏置导轨312B的节点之间。晶体管P33连接在偏置导轨312B和输出节点314B之间。关于指状电路304B(3)，原生晶体管N14连接在电压VDD(3)和节点307B(3)之间。晶体管P24连接在节点307B(3)和表示偏置导轨312B的节点之间。晶体管P34连接在偏置导轨312B和输出节点314B之间。
在图3B中，晶体管P21至P24以及P31至P34的主体被偏置到偏置导轨312B上的电压。在一些实施例中，晶体管P21至P24和P31至P34的主体被偏置到不同于偏置导轨312B上的电压的电压。在图3B中，晶体管N11至N14的主体被偏置到VSS。在一些实施例中，晶体管N11至N14的主体被偏置到不同于VSS的电压。
图3B假定选择了指状电路304B(3)的情况，使得选择逻辑316B控制指状电路304B(3)的晶体管导通而指状电路304B(0)至304B(2)的晶体管截止。
图3C是根据本发明的至少一个实施例的由选择逻辑316B产生的控制信号CTRLgate(ij)的表格。
图3C的表格假设已经选择了指状电路304B(3)。如此，选择逻辑316B产生控制信号CTRLgate(11)至CTRLgate(34)，并将其提供给相应晶体管N11至N14、P21至P24和P31至P34的栅电极，以便于按照如下方式导通晶体管N14、P24和P34，并且使晶体管N11至N13、P21至P23和P31至P33截止。在一些实施例中，选择逻辑316B利用一个或多个NAND电路、一个或多个NOR电路和一个或多个反相器的组合(未示出)来实现。
为了导通指状电路304B(3)的晶体管，选择逻辑316B如下产生控制信号：控制信号CTRLgate(14)被设置为等于电压VDD(0)至VDD(3)中的最大的一个，并被提供给晶体管N14的栅电极，从而导通晶体管N14。在一些实施例中，设计规则要求将最大电压分配给VDD(0)。在图3B中，假设VDD(0)为电压VDD(0)至VDD(3)中的最大的一个。在一些实施例中，电压VDD(0)至VDD(3)中的除了VDD(0)之外的一个将是最大电压。控制信号CTRLgate(24)被设置为等于零伏，并被提供给晶体管P24的栅电极，从而导通晶体管P24。控制信号CTRLgate(34)被设置为等于零伏，并被提供给晶体管P34的栅电极，从而导通晶体管P34。
为了使得指状电路304B(0)至304B(2)的晶体管截止，选择逻辑316B如下产生控制信号：控制信号CTRLgate(11)、CTRLgate(12)和CTRLgate(13)被设置为等于0伏并且被提供给相应的晶体管N11、N12和N13的栅电极，由此使得晶体管N11、N12和N13截止。例如，即使栅极电压为0V，NMOS晶体管也是泄漏的。例如，如果指状电路304B(0)被提供有VDD(1)＝1.15V，则节点307B(0)可以高于1.15V，因为原生晶体管N11泄漏并且晶体管P21导通。在理解原生NMOS晶体管泄漏的情况下，控制信号CTRLgate(21)、CTRLgate(22)和CTRLgate(23)被设置为等于电压VDD(0)至VDD(3)中的最大的一个，并且被提供给相应的晶体管P21、P22和P23的栅电极，从而使得晶体管P21、P22和P23截止。控制信号CTRLgate(31)、CTRLgate(32)和CTRLgate(33)被设置为等于偏置导轨312B上的电压，并且被提供给晶体管P31、P32和P33的栅电极，从而使晶体管P31、P32和P33截止。由于图3B假定其中选择了指状304B(3)的情况，偏置导轨312B上的电压是VDD(3)。
图3D是根据本发明的至少一个实施例的由选择逻辑316B产生的控制信号CTRLgate(ij)的表格。
图3D的表格与图3C的表格类似，除了图3D的表格假设已经选择指状电路304B(0)。为了简洁起见，没有提供图3D的进一步讨论。
图3E是根据发明的至少一个实施例的由选择逻辑316B产生的控制信号CTRLgate(ij)的表格。
图3E的表格类似于图3C的表格，除了图3E的表格假设已经选择指状电路304B(1)。为了简洁起见，没有提供图3E的进一步讨论。
图3F是根据发明的至少一个实施例的由选择逻辑316B产生的控制信号CTRLgate(ij)的表格。
图3F的表格类似于图3C的表格，除了图3F的表格假设已经选择指状电路304B(2)。为了简洁起见，没有提供图3F的进一步讨论。
回到图3B的讨论，如果防泄漏晶体管306B不存在，取而代之的是晶体管P21至P24的源极端直接连接到相应的电压VDD(0)至VDD(3)，则晶体管P21至P24中的未选择的晶体管(在指状电路304B(0)至304B(3)中的未选择的指状电路中)将表现为正向偏置二极管并且表示电压VDD(0)至VDD(3)与相应未选择的指状电路的主体之间的泄漏路径。因此，防泄漏晶体管306B(即晶体管N11至N14)的优点在于它们减少这种泄漏路径(如果不阻止的话)。如果防泄漏晶体管306B被实现为非原生NMOS晶体管而不是原生NMOS晶体管，则在给定的一个非原生NMOS晶体管的两端将会存在显著的电压降，这将降低相应指状电路的电流能力。因此，防泄漏晶体管306B(即，晶体管N11至N14)是原生NMOS晶体管的优点在于晶体管N11至N14两端的电压降很小(如果不可忽略的话)，这改善了相应指状电路304B(0)至304B(3)的电流能力。
在图3B中，如果晶体管P21至P24和P31至P34的主体偏置到电压VDD(0)至VDD(3)中的最大的一个，那么如果选定的话，指状电路304B(1)和304B(3)将表现差的电流驱动能力。回顾图3B假定VDD(0)＝5V、VDD(1)＝1.15V并且VDD(3)＝1.15V，将晶体管P22与P32以及P24与P34的主体偏置到VDD(0)＝5V，将导致晶体管P22与P32和P24与P34在相应的截止区域内操作。因此，将晶体管P21至P24和P31至P34的主体偏置到偏置导轨312B上的电压的优点在于不会引起晶体管P21至P24和P31至P34中的任何一个在它们相应的截止区域内工作。
图4A是根据本发明的至少一个实施例的用于多路复用电压的多路复用器电路的布局图402B1。在一些实施例中，由布局图402B1产生的多路复用器电路的实例是图1的多路复用器电路102。在一些实施例中，由布局图402B1产生的多路复用器电路的实例是图2B的多路复用器电路202B。在一些实施例中，由布局图402B1产生的多路复用器电路的实例是图3B的多路复用器电路302B，使得M＝2并且N＝4。在一些实施例中，其中，更一般地N是整数，N≥2，M是整数并且M≥1，由布局图402B1产生的多路复用器电路的实例是图3A的多路复用器电路302A。本领域技术人员将理解布局图402B1作为由布局图402B1产生的多路复用器电路的一系列截面图的替代图。
在图4A中，布局图402B1包括衬底图案420、防泄露区域图案406B’、选择器区域图案408B’和驱动器区域图案410B’。由防泄露区域图案406B’产生的防泄露晶体管的实例是防泄露晶体管406B，其中，防泄露晶体管406B对应于图3B的防泄露晶体管306B。由选择器区域408B’产生的选择器晶体管的实例是选择晶体管408B，其中，选择晶体管408B对应于图3B的选择器晶体管308B。由驱动器区域图案410B’产生的驱动器晶体管的实例是驱动器晶体管410B，其中，驱动器晶体管410B对应于图3B的驱动器晶体管310B。在图4A中，衬底图案420被示出为具有P型导电性。
防泄露区域图案406B’被配置为用于耗尽型MOSFET，并且包括以下内容。区域图案422(1,1)、422(1,2)、422(1,3)和422(1,4)形成在衬底420中，是有源区域，并且在图4A中示出为具有N型导电性。在一些实施例中，区域图案422(1,1)、422(1,2)、422(1,3)和422(1,4)具有由绝缘材料(例如，氧化物)限定的边界。在图4A中，区域图案422(1,1)、422(1,2)、422(1,3)和422(1,4)的长轴平行于垂直方向。更具体地，区域图案422(1,1)、422(1,2)、422(1,3)和422(1,4)被示出为具有比较大阱441(下面进行讨论)更高的掺杂剂浓度，以便于成为N+。栅电极图案424(1,1)、424(1,2)、424(1,3)和424(1,4)相应地形成在区域图案422(1,1)、422(1,2)、422(1,3)和422(1,4)上，并且限定相应的原生NMOS晶体管图案。由原生NMOS晶体管图案产生的原生NMOS晶体管的实例是图3B的相应的晶体管N11、N12、N13和N14，原生NMOS晶体管图案由栅电极图案424(1,1)、424(1,2)、424(1,3)和424(1,4)限定。当考虑将区域图案422(1,1)、422(1,2)、422(1,3)和422(1,4)表示为组时，环形图案430(1)形成在该组的***之外，具有P型导电性，并且具有比衬底420更高的掺杂剂浓度，以便于成为P+，从而用作改善用于闩锁的电阻的保护环。
在图4A中，栅电极图案424(1,1)、424(1,2)、424(1,3)和424(1,4)中的每一个均具有叉形/梳形形状。例如，栅电极图案424(1,4)包括从其延伸齿形图案428(1,4,1)、428(1,4,2)、428(1,4,3)和428(1,4,4)的根部图案426(1,4)，使得齿形图案428(1,4,1)、428(1,4,2)、428(1,4,3)和428(1,4,4)通过根部图案426(1,4)电连接在一起。在图4A中，根部图案426(1,4)的长轴与水平方向平行，并且齿形图案428(1,4,1)、428(1,4,2)、428(1,4,3)和428(1,4,4)的长轴平行于垂直方向。在一些实施例中，栅电极图案424(1,1)、424(1,2)、424(1,3)和424(1,4)中的每一个均具有包括除了4之外数量的齿形图案的叉形/梳形形状。在一些实施例中，栅电极图案424(1,1)、424(1,2)、424(1,3)和424(1,4)中的每一个均具有除了叉形/梳形形状以外的形状。在一些实施例中，栅电极图案424(1,1)、424(1,2)、424(1,3)和424(1,4)中的每一个均包括一个或多个齿形图案，但不包括连接齿形图案的根部图案。
选择器区域图案408B’被配置用于增强型MOSFET，并且包括以下内容。在衬底420中形成较大阱图案441，较大阱图案441具有N型导电性，并且具有比环452(下面进行讨论)更小的掺杂剂浓度，并且比较小阱图案442(下面进行讨论)大。在较大阱图案441中形成较小阱图案442，较小阱图案442具有P型导电性，并且具有比衬底420更高的掺杂剂浓度以便于成为P+，并且比较大的阱421小。在图4A中，较大阱图案441和较小阱图案442中的每一个的长轴平行于水平方向。栅电极图案444(2,1)、444(2,2)、444(2,3)和444(2,4)形成在较小阱图案442上，并且限定相应的PMOS晶体管图案。由PMOS晶体管图案产生的PMOS晶体管的实例是图3B的相应晶体管P21、P22、P23和P24，PMOS晶体管图案由栅电极图案444(2,1)、444(2,2)、444(2,3)和444(2,4)限定。栅电极图案444(2,1)、444(2,2)、444(2,3)和444(2,4)中的每一个的叉形/梳形形状类似于栅电极图案424(1,1)、424(1,2)、424(1,3)和424(1,4)的叉形/梳形形状。然而，应当注意的是，栅电极图案444(2,1)、444(2,2)、444(2,3)和444(2,4)的齿形明显比栅电极图案424(1,1)、424(1,2)、424(1,3)和424(1,4)的相应齿形更短(在图4A的垂直方向上)。在一些实施例中，栅电极图案444(2,1)、444(2,2)、444(2,3)和444(2,4)中的每一个均具有包括除了4之外数量的齿形图案的叉形/梳形形状。在一些实施例中，栅电极图案444(2,1)、444(2,2)、444(2,3)和444(2,4)中的每一个均具有除了叉形/梳形形状以外的形状。在一些实施例中，栅电极图案444(2,1)、444(2,2)、444(2,3)和444(2,4)中的每一个均包括一个或多个齿形图案，但不包括连接齿形图案的根部图案。环形图案452形成在较小阱图案442的***附近以及较大阱441的***内，环形图案452具有N型导电性，并且具有比较大阱441更高的掺杂剂浓度，以便于成为N+，从而用作拾取环(pickup ring)，这改善了用于闩锁的电阻。环形图案430(2)形成在较大阱图案441的***之外，环形图案430(2)具有P型导电性，并且具有比衬底420更高的掺杂剂浓度，以便于成为P+，从而用作保护环。环形图案430(2)的一侧与环形图案430(1)共享。
驱动器区域图案410B’被配置用于增强型MOSFET，并且包括以下内容。在衬底420中形成较大阱图案461，较大阱图案461具有N型导电性，并具有比环472(下面进行讨论)更小的掺杂剂浓度，并且比较小的阱图案462(下面进行讨论)大。较小阱图案462形成在较大阱图案461中，较小阱图案462具有P型导电性，并且具有比衬底420更高的掺杂剂浓度，以便于成为P+。在图4A中，较大阱图案461和较小阱图案462中的每一个的长轴平行于水平方向。栅电极图案464(3,1)、464(3,2)、464(3,3)和464(3,4)形成在较小阱图案462上，并且限定相应的PMOS晶体管图案。由PMOS晶体管图案产生的PMOS晶体管的实例是图3B的相应的晶体管P31、P32、P33和P34，PMOS晶体管图案由栅电极图案464(3,1)、464(3,2)、464(3,3)和464(3,4)限定。栅电极图案464(3,1)、464(3,2)、464(3,3)和464(3,4)中的每一个的叉形/梳形形状类似于栅电极图案424(1,1)、424(1,2)、424(1,3)和424(1,4)的叉形/梳形形状。然而，应该注意的是，栅电极图案464(3,1)、464(3,2)、464(3,3)和464(3,4)的齿形明显比栅电极图案424(1,1)、424(1,2)、424(1,3)和424(1,4)的相应齿形更短(在图4A的垂直方向上)。在一些实施例中，栅电极图案464(3,1)、464(3,2)、464(3,3)和464(3,4)中的每一个均具有包括除了4之外数量的齿形图案的叉形/梳形形状。在一些实施例中，栅电极图案464(3,1)、464(3,2)、464(3,3)和464(3,4)中的每一个均具有除了叉形/梳形形状以外的形状。在一些实施例中，栅极电极图案464(3,1)、464(3,2)、464(3,3)和464(3,4)中的每一个均包括一个或多个齿形图案，但不包括连接齿形图案的根部图案。环形图案472形成在较小阱图案462的***附近并且形成在较大阱461的***内，环形图案472具有N型导电性，并且具有比较大阱461更高的掺杂剂浓度，以便于成为N+，从而用作保护环。环形图案430(3)形成在较大阱图案461的***之外，环形图案430(3)具有P型导电性，并且具有比衬底420更高的掺杂剂浓度，以便于成为P+，从而用作保护环。环形图案430(3)的一侧与环形图案430(2)共享。
布局图402B1被组织为可选的指状电路图案404B(0)、404B(1)、404B(2)和404B(3)。由指状电路图案404B(0)、404B(1)、404B(2)和404B(3)产生的指状电路的实例是图3B的相应指状电路304B(0)、304B(1)、304B(2)和304B(3)。例如，回顾诸如在图3B的指状电路304B(0)、304B(1)、304B(2)和304B(3)中的任何一个指状电路的晶体管是串联连接的，布局图402B1包括导体图案(未示出)，导体图案串联连接相应的指状电路图案404B(0)、404B(1)、404B(2)和404B(3)的晶体管图案。
在图4A中，如果较小阱图案442被替代地实现为与栅电极图案444(2,1)至444(2,4)相对应的四个更小阱“图案网”，例如，由于隔离/绝缘区域被设置在各“图案网”之间，所以得到的选择器区域将具有比选择器区域408B’的占用面积更大的占用面积。因此，使用较小阱图案442而不是四个更小阱“图案网”的优点在于，选择器区域408B’的占用面积小于较小阱图案442被四个更小阱“图案网”替代时的选择器区域，这导致用于布局图402B1的较小占用面积。
另外在图4A中，如果较小阱图案462被替代地实现为与栅电极图案464(3,1)至464(3,4)相对应的四个更小阱“图案网”，例如，由于隔离/绝缘区域被设置在各“图案网”之间，所以得到的驱动器区域将具有比驱动器区域410B’的占用面积更大的占用面积。因此，使用较小阱图案462而不是四个更小阱“图案网”的优点在于，选择器区域410B’的占用面积小于较小阱图案462被四个更小阱“图案网”替代时的占用面积，这导致用于布局图402B1的较小占用面积。
关于具有叉形/梳形形状栅电极(包括通过根部图案连接在一起的多个齿形图案)的MOSFET晶体管，并且对于给定的一个齿形，给定齿形中与下面的有源区域图案重叠的部分定义了“小沟道(channelette)”。使用具有叉形/梳形形状栅电极的MOSFET晶体管的益处在于，在沟道的垂直方向上的有效距离是在垂直方向上的每个小沟道的距离的距离总和。在一些实施例中，由于使用叉形/梳形形状的栅电极，防泄露区域图案406B’的每个晶体管图案的垂直方向上的沟道距离WCH是Q406B’×Wn，其中，Q406B’是防泄露区域图案406B’的每个晶体管图案中的齿形图案的数量，并且其中，Wn是与齿形图案(例如，栅电极图案424(1,4)的齿形图案428(1,4,1)、428(1,4,2)、428(1,4,3)和428(1,4,4))相对应的沟道的垂直方向上的距离。在图4A中，Q406B’＝4，使得防泄露区域图案406B’的每个晶体管图案的WCH是4×Wn。在一些实施例中，选择器区域图案408B’的每个晶体管图案的沟道距离WCH是Q408B’×Wp1，其中，Q408B’是选择器区域图案408B’的每个晶体管图案中的齿形图案的数量，并且Wp1是与齿形图案相对应的信道的垂直方向上的长度。在图4A中，Q408B’＝4，使得选择器区域图案408B’的每个晶体管图案的WCH是4×Wp1。在一些实施例中，驱动器区域图案410B’的每个晶体管图案的沟道距离WCH是Q410B’×Wp2，其中，Q410B’是驱动器区域图案410B’的每个晶体管图案中的齿形图案的数量，并且Wp2是与齿形图案相对应的信道的垂直方向上的长度。在图4A中，Q410B’＝4，使得驱动器区域图案410B’的每个晶体管图案的WCH是4×Wp2。
在一些实施例中，防泄漏区域图案406B’、选择器区域图案408B’和驱动器区域图案410B’的每个晶体管图案的垂直方向上的沟道距离WCH为WCH≥(≈2.5×L1)，其中，L1是栅电极图案的齿形的水平方向上的距离。在一些实施例中，L1≤(≈2.5μm)。在一些实施例中，其中，晶体管P31至P34表示在可控硅整流器(SCR)(未示出)的阳极的垂直方向上的间距S为S≥(≈2.5×L1)。在一些实施例中，在每个环形图案430(1)、430(2)和430(3)的垂直方向上的距离Wg为(≈0.2×L1)≤Wg≤(≈7.5×L1)。在一些实施例中，(≈0.4um)≤Wg≤(≈15um)。
在一些实施例中，垂直方向上的距离Wp1与垂直方向上的距离A之间的比率Wp1/A在(≈50％)≤(Wp1/A)≤(≈90％)的范围内。在一些实施例中，垂直方向上的距离Wn与水平方向上的距离L2之间的比率Wn/L2在(≈2)≤(Wn/L2)≤(≈20)的范围内。在一些实施例中，垂直方向上的Wn与距离B之间的比率Wn/B在(≈50％)≤(Wn/B)≤(≈95％)的范围内。在一些实施例中，区域图案422(1,1)、422(1,2)、422(1,3)和422(1,4)中的相邻区域图案之间的水平方向上的间距D为D≤(≈2.5×L1)。在一些实施例中，D≤(≈5μm)。
图4B是根据本发明的至少一个实施例的用于多路复用电压的多路复用器电路的布局图402B2。在一些实施例中，由布局图402B2产生的多路复用器电路的实例是图1的多路复用器电路102。在一些实施例中，由布局图402B2产生的多路复用器电路的实例是图2B的多路复用器电路202B。在一些实施例中，由布局图402B2产生的多路复用器电路的实例是图3B的多路复用器电路302B，使得M＝2并且N＝4。在一些实施例中，其中，更一般地N是整数，N≥2，M是整数并且M≥1，由布局图402B2产生的多路复用器电路的实例是图3A的多路复用器电路302A。本领域技术人员将理解布局图402B2作为由布局图402B2产生的多路复用器电路的一系列截面图的替代图。
图4B的布局图402B2类似于图4A的布局图402B1，除了布局图402B2还包括在防泄露区域图案406B’上方的导体图案481A至481D、482A至482D、483A至483D和484A至484D，这产生了防泄露区域图案406B”。因此，为了简化说明，图4B示出了作为防泄露区域图案406B’的分解图的防泄露区域图案406B”，其中，金属层的导体图案481A至481D、482A至482D、483A至483D和484A至484D位于防泄露区域图案406B’上方，产生防泄露区域图案406B”。导体图案481A至481D、482A至482D、483A至483D和484A至484D的长轴平行于水平方向。由导体图案481A至481D产生的导体提供电压VDD(0)。
图4B中，由导体图案482A至482D产生的导体提供电压VDD(1)。由导体图案483A至483D产生的导体提供电压VDD(2)。由导体图案484A至484D产生的导体提供电压VDD(3)。在图4B中，导体图案481A至481D、482A至482D、483A至483D和484A至484D相对于垂直方向以重复顺序进行布置，从而均匀地分布在防泄露区域图案406B’之上，其中，序列为：484A、484B、481A、481B、482A、482B、483A和483B。在一些实施例中，导体图案481A至481D、482A至482D、483A至483D和484A至484D以不同的顺序进行布置。
在一些实施例中，垂直方向上的间距Sb在(≈0.25×L1)≤Sb≤(≈5×L1)的范围内。在一些实施例中，(≈0.5μm)≤Sb≤(≈10μm)。在一些实施例中，每个导体图案481A至481D、482A至482D、483A至483D和484A至484D的距离Wb在(≈0.5×L1)≤Wb≤(≈12.5×L1)的范围内。在一些实施例中，(≈1μm)≤Wb≤(≈25μm)。在一些实施例中，导体图案481A至481D、482A至482D、483A至483D和484A至484D的密度比Wb/(Wb+Sb)在(≈50％)≤(Wb/(Wb+Sb))≤(≈85％)的范围内。在一些实施例中，导体图案481A至481D、482A至482D、483A至483D和484A至484D的覆盖率(Wb×Z)/Wn在((Wb×Z)/Wn)>(≈50％)的范围内，其中Z是表示导体图案481A至481D、482A至482D、483A至483D和484A至484D的计数的正整数。这样的范围具有以下优点，包括：提高金属利用率、降低ESD总线电阻等。在一些实施例中，金属利用率提高了≈30％。在一些实施例中，ESD总线电阻减少≈10％。
图5是根据本发明的至少一个实施例的电压多路复用器电路502B的电路图。在一些实施例中，多路复用器电路502B是图1的多路复用器电路102的实例。在一些实施例中，多路复用器电路502B是图2B的多路复用器电路202B的实例。
图5的多路复用器电路502B是类似于图3A的多路复用器电路302A的多路复用器电路的实施方式，其中，为了简化说明，M＝2并且N＝4。多路复用器电路502B类似于图3B的多路复用器302B，其中，这些相似性通过将图5中的参考标号相对于图3B中相应元件的参考标号增加200来指示。为了简洁起见，多路复用器502B的讨论将集中在相对于多路复用器302B的差异。
多路复用器电路502B除了正常操作模式之外还支持故障保护操作模式，其中，正常操作模式对应于图3B的多路复用器电路302B的操作模式。在外部器件(未示出)连接到输出节点514B的情况下，故障保护操作模式减少(如果不阻止的话)从外部电源泄漏到多路复用器电路502B中的电流。
多路复用器电路502B包括组成隔离器晶体管组511B的NMOS晶体管N41、N42、N43和N44。晶体管网络503B的可选指状电路504B(0)、504B(1)、504B(2)和504B(3)中的每一个均包括晶体管N41、N42、N43和N44中相应的一个。
晶体管N41、N42、N43和N44中的每一个均连接在输出节点514B和VSS之间。选择逻辑516B产生16个控制信号CTRLgate(ij)。在图5中，晶体管N41、N42、N43和N44中的每一个的栅电极均从选择逻辑516B接收相应的控制信号CTRLgate(ij)。在图5中，选择指状电路504B(3)，使得晶体管N41至N43诸如通过向栅电极提供0V而截止。晶体管N44的ON/OFF状态取决于晶体管P34的ON/OFF状态。如果晶体管P34导通，则晶体管N44截止，并且输出节点514B被上拉至VDD(3)。如果晶体管P34截止，则晶体管N44导通，并且输出节点514B被拉低到0V。
晶体管网络503B还包括故障保护PMOS晶体管FSP1和FSP2。晶体管FSP1连接在偏置导轨512B和节点580之间。晶体管FSP2连接在输出节点514B和节点580之间。晶体管FSP1至FSP2、晶体管P21至P24和晶体管P31至P34的主体连接到节点580。晶体管FSP1的栅电极被配置为接收由选择逻辑516B产生的控制信号CTRLFS。晶体管FSP2的栅电极被配置为接收偏置导轨512B上的信号。
在正常操作模式中，控制信号CTRLFS被配置为导通晶体管FSP1，控制信号CTRLFS将晶体管FSP1至FSP2、P21至P24和P31至P34的主体连接到偏置导轨512B上的电压，其中，偏置导轨512B上的电压是电压VDD(0)至VDD(3)中选定的一个。同样在正常操作模式中，由于晶体管FSP2的源极和漏极端中的每一个都连接到偏置导轨512B上的电压，所以晶体管FSP2“浮置”。
在故障保护操作模式中，控制信号CTRLFS被配置为使晶体管FSP1截止。同样在故障保护操作模式中，晶体管FSP2在正常模式中，所选指状504B(i)的电压VDD(i)存在/导通，使得偏置导轨512B处于VDD(i)并且晶体管FSP2截止。在故障保护中，所选指状504B(i)的电压VDD(i)不存在/截止，则使得偏置导轨512B处于约0伏并且晶体管FSP2导通。
图6A是根据本发明的至少一个实施例的多路复用电源(PS)电压的方法600的流程图。
方法600可适用的多路复用器电路的实例包括多路复用器电路102(图1)、202A(图2A)、202B(图2B)、302A(图3A)、302B(图3B)或502B(图5)、由相应的布局图402B1(图4A)或402B2(图4B)产生的多路复用器电路等。PS电压的实例包括图2A和图3A的电压VDD(0)至VDD(N-1)；图2B、图3B和图5的电压VDD(0)至VDD(3)等。
在图6A中，方法600包括方框602至方框606。在方框602处，选择所选的指状电路。指状电路的实例包括图3A的指状电路304A(0)至304A(N-1)、图3B的304B(0)至304B(3)、图5的504B(0)至504B(3)、由指状电路图案404B(0)至404B(3)产生的指状电路等。方框602包括方框612。在方框612处，通过导通所选的指状电路中的原生NMOS晶体管以及第一和第二PMOS晶体管中的每一个，来选择指状电路中所选的一个。原生NMOS晶体管的实例包括图3B和图5的晶体管N11至N14、由图4A的防泄露区域图案406B’产生的晶体管等。第一PMOS晶体管的实例包括图3B和图5的晶体管P21至P24、由图4A的选择器区域图案408B’产生的晶体管等。第二PMOS晶体管的实例包括图3B和图5的晶体管P31至P34、由图4A的驱动器区域图案410B’产生的晶体管等。流程从方框612退出方框602并进行至方框604。
在方框604处，取消选择其他指状电路。方框604包括方框614。在方框614处，通过使每个其他指状电路中的原生NMOS晶体管以及第一和第二PMOS晶体管中的每一个截止，来取消选择每个其他指状电路。流程从方框614退出方框604并进行至方框606。
在方框606处，对于每个指状电路，第一PMOS晶体管和第二PMOS晶体管中的每一个的主体均连接到对应于所选指状电路的PS电压。方框606包括方框616至方框620。在方框616处，将第一PMOS晶体管在中间节点处连接到第二PMOS晶体管。流程从方框616进行到方框618。在方框618处，将中间节点连接到偏置导轨。中间节点的实例是由图3B的偏置条312B表示的节点。流程从方框618进行到方框620。在方框620处，将第一PMOS晶体管和第二PMOS晶体管中的每一个的主体均连接至偏置导轨。流程从方框620离开方框606。
图6B是根据本发明的至少一个实施例的更详细地描述图6A的方框602的流程图。
在图6B中，方框602包括方框622A。在方框622A处，对于所选择的一个指状电路，向原生NMOS晶体管的栅电极提供PS电压中的最大一个以作为控制信号来将其导通。
图6C是根据本发明的至少一个实施例的更详细地描述图6A的方框604的流程图。
在图6C中，方框604包括方框624A。在方框624A处，对于其他指状电路中的每一个，向原生NMOS晶体管的栅电极提供约0伏的控制信号以将其截止。
图6D是根据本发明的至少一个实施例的更详细地描述图6A的方框602的流程图。
在图6D中，方框602包括方框622B。在方框622B处，对于所选择的一个指状电路，向第一PMOS晶体管和第二PMOS晶体管的栅电极提供有约0伏的控制信号以便将其导通。
图6E是根据本发明的至少一个实施例的更详细地描述图6A的方框604的流程图。
在图6E中，方框604包括方框624B。在方框624B处，对于其他指状电路中的每一个，向第一PMOS晶体管的栅电极提供PS电压中的最大一个以作为控制信号来将其截止。
图6F是根据本发明的至少一个实施例的更详细地描述图6A的方框604的流程图。
在图6F中，方框604包括方框624C。在方框624C处，对于其他指状电路中的每一个，向第二PMOS晶体管的栅电极提供与所选指状电路相对应的PS电压以作为控制信号来将其截止。
图7A是根据本发明的至少一个实施例的生成用于多路复用电源(PS)电压的半导体器件的布局图的方法700的流程图。
由方法700生成的布局图的实例包括相应的布局图402B1(图4A)或402B2(图4B)等。由方法700产生的布局图产生的多路复用器电路的实例包括多路复用器电路102(图1)、202A(图2A)、202B(图2B)、302A(图3A)、302B(图3B)或502B(图5)、由相应的布局图402B1(图4A)或402B2(图4B)产生的多路复用器电路等。PS电压的实例包括图2A和图3A的电压VDD(0)至VDD(N-1)；图2B、图3B和图5的电压VDD(0)至VDD(3)等。
在图7A中，方法700包括方框702至方框716。在方框702处，生成第一导电(C1)类型(C1型)的衬底图案。衬底图案的实例是图4A的衬底图案420，其具有P型导电性。流程从方框702进行到方框704。在方框704处，生成第一区域图案，其中，第一区域图案被配置为用于非增强型MOSFET。第一区域图案的实例是图4A的防泄漏图案406B’，其被配置用于原生NMOS晶体管。流程从方框704进行到方框706。在方框706处，生成第二区域图案，其中，第二区域图案被配置为用于增强型MOSFET。第二区域图案的实例是图4A的选择器图案408B’。流程从方框706进行到方框708。在方框708处，生成第三区域图案，其中，第三区域图案被配置为用于增强型MOSFET。第三区域图案的实例是图4A的驱动器图案410B’。流程从方框708进行到方框710。
在图7A的方框710处，将布局图组织为可选的指状电路图案。可选的指状电路图案的实例是图4A的指状电路图案404B(0)至404B(3)等。流程从方框710进行到方框712。在方框712处，将每个指状电路布置为包括来自第一、第二和第三区域中的每一个的晶体管图案。流程从方框712进行到方框714。在方框714处，对于每个指状电路图案，生成导体图案，其中，导体图案串联连接晶体管图案。导体图案的实例包括图4B的导体图案481A至481D、482A至482D、483A至483D和484A至484D。流程从方框714进行到方框716。在方框716处，基于布局图来制造以下内容中的至少一个/至少一些：(A)一个或多个半导体掩模或(B)在早期半导体集成电路的层中的至少一个组件。制造一个或多个半导体掩模的设施的实例是图9的掩模室930(下面进行讨论)。制造早期半导体集成电路(IC)的层中的至少一个组件的设施的实例是图9的生产商940(下面进行讨论)。
图7B是根据本发明的至少一个实施例的更详细地描述图7A的方框704的流程图。
在图7B中，方框704包括方框720至方框726。在方框720处，生成具有第二导电(C2)类型(C2型)的区域图案。区域图案的实例是图4A的区域图案422(1,1)、422(1,2)、422(1,3)、422(1,4))，它们是N+。流程从方框720进行到方框722。在方框722处，将区域图案定位于衬底图案上。流程从方框722进行到方框724。在方框724处，生成栅电极图案。栅电极图案的实例包括图4A的栅电极图案424(1,1)至424(1,4)。流程从方框724进行到方框726。在方框726处，将栅电极图案相应地定位于第一区域图案上，以限定相应的CT2晶体管图案。
图7C是根据本发明的至少一个实施例的更详细地描述图7A的方框706的流程图。
在图7C中，方框706包括方框730至方框744。在方框730处，生成C2型的较大阱图案。较大阱图案的实例是图4A的较大阱图案441，其为N型导电性。流程从方框730进行到方框732。在方框732处，将较大阱图案定位于衬底图案上。流程从方框732进行到方框734。在方框734处，生成C1型的较小阱图案。较小阱图案的实例是图4A的较小阱图案442，其具有P型导电性并且是P+。流程从方框734进行到方框736。在方框736处，将较小阱图案定位于较大阱图案上。流程从方框736进行到方框738。
在方框738处，生成栅电极图案以便限定相应的C1型晶体管。栅电极图案的实例包括图4A的栅电极图案444(2,1)至444(2,4)。流程从方框738进行到方框740。在方框740处，将栅电极图案定位于较小阱图案上。流程从方框740进行到方框742。在方框742处，生成C2型的环形图案。环形图案的实例是图4A的区域408B’中的环形图案452，其具有N型导电性并且是N+。流程从方框742进行到方框744。在方框744处，将环形图案定位于较小阱图案的***之外以及较大阱图案的***内。
尽管图7C是更详细地描述图7A的方框706的流程图，但图7C很容易改编为描述图7A的方框708的流程图，以根据本发明的至少一个实施例更详细地描述方框708。图7C的方框730至方框744被包括在关于图7A的方框708的流程图中。方框730至方框744在描述图7A的方框708的情况下和在图7C的情况下使用不同的实例。
在描述图7A的方框708的流程图的情况下的实例包括以下内容。在描述方框708的流程图的方框730的情况下，较大阱图案的实例是图4A的较大阱图案461，其为N型导电性。在描述方框708的流程图的方框734的情况下，较小阱图案的实例是图4A的较小阱图案462，其具有P型导电性并且是P+。在描述方框708的流程图的方框738的情况下，栅电极图案的实例包括图4A的栅电极图案464(3,1)至464(3,4)。在描述方框708的流程图的方框742的情况下，环形图案的实例是图4A的区域408B’中的环形图案472，其具有N型导电性并且是N+。
图7D是根据本发明的至少一个实施例的更详细地描述图7A的方框704的流程图。
在图7D中，方框704包括方框750至方框752。在方框750处，生成具有C1型的环形图案。环形图案的实例是图4A的区域406B’中的环形图案430(1)，其具有P型导电性并且是P+。流程从方框750进行到方框752。在方框752处，假定第一区域的区域表示为组，则将环形图案定位于该组区域的***之外。
图7E是根据本发明的至少一个实施例的更详细地描述图7A的方框706的流程图。
图7E中，方框706包括方框760至方框762。在方框760处，生成具有C1型的环形图案。环形图案的实例是图4A的区域408B’中的环形图案430(2)，其具有P型导电性并且是P+。流程从方框760进行到方框762。在方框762处，将环形图案定位于较大阱图案的***之外。
图7E是更详细地描述图7A的方框706的流程图，图7E很容易改编为描述图7A的方框708的流程图，以根据本发明的至少一个实施例更详细地描述方框708。图7E的方框760至方框762包括在描述图7A的方框708的流程图中。方框760至方框762在描述方框708的流程图的情况下与在图7E的情况下使用不同的实例。在描述方框708的流程图的方框706的情况下，环形图案的实例是图4A的区域410B’中的环形图案430(3)，其具有P型导电性并且是P+。
图8是根据本发明的至少一个实施例的电子设计自动化(EDA)***800的框图。
在一些实施例中，EDA***800包括自动布局和布线(APR)***。根据一些实施例，例如使用EDA***800来实现图7A的流程图的方法。
在一些实施例中，EDA***800是包括硬件处理器802和非暂时性、计算机可读存储介质804的通用计算设备。存储介质804除了别的以外，被编码有(即，存储)计算机程序代码806，即一组可执行指令。由硬件处理器802执行指令806(至少部分地)表示实现诸如根据一个或多个实施例的图7A的方法的部分或全部(在下文中，所述工艺和/或方法)的EDA工具。
处理器802经由总线808电连接至计算机可读存储介质804。处理器802还通过总线808电连接至I/O接口810。网络接口812还经由总线808电连接到处理器802。网络接口812连接到网络814，使得处理器802和计算机可读存储介质804能够经由网络814连接到外部元件。处理器802被配置为执行编码在计算机可读存储介质804中的计算机程序代码806，以使***800可用于实施所述工艺和/或方法的部分或全部。计算机可读存储介质804还包括根据所述工艺和/或方法的部分或全部生成的一个或多个布局图807。在一个或多个实施例中，处理器802是中央处理单元(CPU)、多处理器、分布式处理***、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质804是电子、磁性、光学、电磁、红外和/或半导体***(或装置或器件)。例如，计算机可读存储介质804包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质804包括光盘只读存储器(CD-ROM)、光盘读/写(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质804存储计算机程序代码806，计算机程序代码806被配置为使***800(其中，这种执行(至少部分地)表示EDA工具)可用于实施所述工艺和/或方法的部分或全部。在一个或多个实施例中，存储介质804还存储便于实施所述工艺和/或方法的部分或全部的信息。在一个或多个实施例中，存储介质804存储标准单元的库(未示出)。
EDA***800包括I/O接口810。I/O接口810连接至外部电路。在一个或多个实施例中，I/O接口810包括用于向处理器802传递信息和命令的键盘、小键盘、鼠标、轨迹球、触控板、触摸屏和/或光标方向键。
同样的，EDA***800包括网络接口812。网络接口812包括诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA的无线网络接口；或诸如ETHERNET、USB或IEEE-1364的有线网络接口。在一个或多个实施例中，在两个或更多个***800中实现所述工艺和/或方法的部分或全部。
***800被配置为通过I/O接口810接收信息。通过I/O接口810接收的信息包括由处理器802处理的指令、数据、设计规则、标准单元库和/或其他参数中的一个或多个。该信息经由总线808传送到处理器802。EDA***800被配置为通过I/O接口810接收与UI相关的信息。该信息作为用户界面(UI)842被存储在计算机可读介质804中。
在一些实施例中，所述工艺和/或方法的部分或全部被实现为由处理器执行的独立软件应用程序。在一些实施例中，所述工艺和/或方法的部分或全部被实现为作为附加软件应用程序的部分的软件应用程序。在一些实施例中，所述工艺和/或方法的部分或全部被实现为软件应用程序的插件。在一些实施例中，所述工艺和/或方法中的至少一个被实现为作为EDA工具的部分的软件应用程序。在一些实施例中，所述工艺和/或方法的部分或全部被实现为由EDA***800使用的软件应用程序。在一些实施例中，使用诸如可从CADENCE设计***公司获得的
Figure GDA0003405168230000291
工具或其他合适的布局图生成工具来生成布局图。
在一些实施例中，这些工艺被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的实例包括但不限于外部/可移动和/或内部/内置存储或存储器单元，例如，诸如DVD的一个或多个光盘；诸如硬盘的磁盘；诸如ROM、RAM、存储卡等的半导体存储器。
图9是根据本发明的至少一个实施例的集成电路(IC)制造***900以及与其相关联的IC制造流程的框图。
在图9中，IC制造***900包括在设计、开发和制造周期中彼此交互的实体，诸如设计室920、掩模室930和IC制造商/生产商(“fab”)940、和/或与制造IC器件相关联的服务960。***900中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室920、掩模室930和IC生产商940中的两个或多个由单个大公司拥有。在一些实施例中，设计室920、掩模室930和IC生产商940中的两个或多个共存于共同设施中并且使用共同资源。
设计室(或设计团队)920产生IC设计布局图922。IC设计布局图922包括为IC器件960设计的各种几何图案。几何图案对应于组成要制造的IC器件960的各种组件的金属、氧化物或半导体层的图案。各层结合以形成各种IC功能。例如，IC设计布局图922的部分包括将形成在半导体衬底(例如，硅晶圆)中的各种IC部件(例如，有源区、栅电极、源极和漏极、层间互连的金属线或通孔以及用于接合焊盘的开口)以及设置在半导体衬底上的各种材料层。设计室920实施适当的设计程序以形成IC设计布局图922。设计程序包括逻辑设计、物理设计或布局和布线中的一个或多个。IC设计布局图922被呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图922可以以GDSII文件格式或DFII文件格式表示。
掩模室930包括掩模数据准备932和掩模制造934。掩模室930使用IC设计布局图922来根据IC设计布局图922制造一个或多个掩模以用于制造IC器件960的各个层。掩模室930实施掩模数据准备932，其中，IC设计布局图922被转换为代表性的数据文件(“RDF”)。掩模数据准备932将RDF提供给掩模制造934。掩模制造934包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，例如，掩模(中间掩模)或半导体晶圆。由掩模数据准备932操纵设计布局图以符合掩模写入器的特定特性和/或IC生产商940的要求。在图9中，掩模数据准备932和掩模制造934被示出为分开的元件。在一些实施例中，掩模数据准备932和掩模制造934可以统称为掩模数据准备。
在一些实施例中，掩模数据准备932包括光学邻近校正(OPC)，光学邻近校正(OPC)使用光刻增强技术来补偿图像误差，例如，那些可能由衍射、干涉、其他工艺效应等引起的图像误差。OPC调整IC设计布局图922。在一些实施例中，掩模数据准备932还包括分辨率增强技术(RET)，例如，离轴照明、次分辨率辅助部件、相移掩模、其他合适的技术等或上述的组合。在一些实施例中，还使用反向光刻技术(ILT)，反向光刻技术(ILT)将OPC视为逆成像问题。
在一些实施例中，掩模数据准备932包括掩模规则检查器(MRC)，掩模规则检查器(MRC)用一组包含某些几何和/或连接限制的掩模创建规则来检查已经经历了OPC中的工艺的IC设计布局图，以确保足够的裕度和解决半导体制造工艺中的可变性等问题。在一些实施例中，MRC修改IC设计布局图以补偿在掩模制造934期间的限制，这可以取消由OPC实施的部分修改以便满足掩模创建规则。
在一些实施例中，掩模数据准备932包括光刻工艺检查(LPC)，光刻工艺检查(LPC)模拟将由IC生产商940实施以制造IC器件960的处理。LPC基于IC设计布局图922来模拟该处理以创建模拟制造的器件，例如，IC器件960。LPC模拟中的处理参数可以包括与IC制造周期的各种工艺相关联的参数、与用于制造IC的工具相关联的参数、和/或制造工艺的其他方面。LPC考虑到各种因素，例如，空间图像对比度、聚焦深度(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适的因素等或上述的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟的器件的形状不够接近以满足设计规则，则重复OPC和/或MRC以进一步改进IC设计布局图922。
应该理解的是，为了清楚的目的，掩模数据准备932的以上描述已经被简化。在一些实施例中，掩模数据准备932包括诸如逻辑操作(LOP)的附加特征以根据制造规则来修改IC设计布局图。此外，在掩模数据准备932期间应用于IC设计布局图922的工艺可以以各种不同的顺序执行。
在掩模数据准备932之后并且在掩模制造934期间，基于修改的IC设计布局制造掩模或掩模组。在一些实施例中，基于修改的IC设计布局，使用电子束(e-beam)或多个电子束的机制来在掩模(光掩模或中间掩模)上形成图案。可以用各种技术形成掩模。在一些实施例中，使用二进制技术形成掩模。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束(例如，紫外(UV)束)被不透明区域阻挡但透过透明区域。在一个实例中，二进制掩模包括透明衬底(例如，熔融石英)和涂覆在掩模的不透明区域中的不透明材料(例如，铬)。在另一个实例中，使用相移技术形成掩模。在相移掩模(PSM)中，掩模上形成的图案中的各种部件被配置为具有适当的相位差以提高分辨率和成像质量。在各种实例中，相移掩模可以是衰减的PSM或交替的PSM。由掩模制造934产生的掩模用于各种工艺。例如，这样的掩模用于在半导体晶圆中形成各种掺杂区域的离子注入工艺中、用于在半导体晶圆中形成各种蚀刻区域的蚀刻工艺中、和/或在其他合适的工艺中。
IC生产商940是IC制造业务，IC制造业务包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC生产商940是半导体代工厂。例如，可能存在用于多个IC产品的前端制造(前端制程(FEOL)制造)的制造设施，而第二制造设施可以提供用于IC产品的互连和封装的后端制造(后端制程(BEOL)制造)，并且第三制造设施可以为代工厂业务提供其他服务。
IC生产商940使用由掩模室930制造的掩模(或多个掩模)来制造IC器件960。因此，IC生产商940至少间接地使用IC设计布局图922来制造IC器件960。在一些实施例中，半导体晶圆942由IC生产商940使用掩模(或多个掩模)来制造以形成IC器件960。半导体晶圆942包括硅衬底或具有形成在其上的材料层的其他合适衬底。半导体晶圆还包括(在随后的制造步骤中形成的)各种掺杂区域、电介质特征、多级互连等中的一个或多个。
图10是根据本发明的实施例的图9所示的掩模室930的更详细的框图。在所示实施例中，掩模室930包括掩模设计***180，其可操作以执行与图9的掩模数据准备932相关的功能。掩模设计***180是诸如计算机，服务器，工作站或其它合适设备的信息处理***。***180包括与***存储器184，大容量存储设备186和通信模块188的通信连接的处理器182。***存储器184向处理器182提供非暂态计算机可读存储，以便于处理器执行计算机指令。***存储器的实例可以包括诸如动态RAM(DRAM)，同步DRAM(SDRAM)，固相存储器设备和/或本领域已知的各种其他存储器件的随机存取存储器(RAM)设备。计算机程序，指令和数据存储在大容量存储设备186上。大容量存储设备的实例可以包括本领域已知的硬盘，光盘，磁光盘，固相存储设备和/或各种其他大容量存储设备。通信模块188可操作以将诸如IC设计布局文件的信息与IC制造***900中的其他组件(诸如设计室920)进行通信。通信模块的示例可以包括以太网卡，802.11WiFi设备，蜂窝数据无线电和/或本领域已知的其它合适的设备。
在操作中，掩模设计***180被配置为在通过掩模制造934将IC设计布局922转移到掩模190之前根据各种设计规则和限制来操纵IC设计布局922。例如，在一个实施例中，包括OPC，MRC和LPC的掩模数据准备932可以被实现为在掩模设计***180上执行的软件指令。在这样的实施例中，掩模设计***180从设计室920接收包含IC设计布局922的第一GDSII文件192。在掩模数据准备932完成之后，掩模设计***180发送包含修改的IC设计布局的第二GDSII文件194至掩模制造934。在替代实施例中，IC设计布局可以以替代文件的格式(诸如DFII，CIF，OASIS或任何其他合适的文件类型)在IC制造***900的各组件之间传输。此外，掩模设计***180和掩模室930可以在替代实施例中包括附加和/或不同的部件。
本发明的一方面涉及电源(PS)电压的多路复用器电路，该多路复用器电路包括：与PS电压相对应的可选指状电路。每个可选指状电路：具有指状电路专用的输入节点和指状电路公用的输出节点；包括串联连接在输入节点与输出节点之间的第一导电(C1)类型(C1型晶体管)的非增强型晶体管和第二导电(C2)类型(C2型晶体管)的增强型第一晶体管和第二晶体管；并且被配置为从输入节点接收相应的一个PS电压，并且如果选定的话，则将相应PS电压的第一版本提供给输出节点。关于这种多路复用器电路，其中，对于每个可选指状电路：C1型晶体管连接在输入节点和第一中间节点之间；第一C2型晶体管连接在第一中间节点和第二中间节点之间；以及第二C2型晶体管连接在第二中间节点和输出节点之间。这种多路复用器电路还包括：第一和第二C1型阱；连接到每个可选指状电路的第二中间节点的偏置导轨；和第一和第二故障保护(FS)晶体管；其中，每个可选指状电路的每个第一C2型晶体管形成在第一C1型阱中，每个可选指状电路的每个第二C2型晶体管形成在第二C1型阱中，第一和第二C1型阱连接在第三中间节点处，第一FS晶体管连接在第三中间节点和偏置导轨之间，第一FS晶体管的栅电极被配置为接收故障保护控制信号，第二FS晶体管连接在第三中间节点和输出节点之间，并且第二FS晶体管的栅电极被配置为接收偏置导轨上的信号。这种多路复用器电路还包括C1型阱；其中，每个可选指状电路的C1型晶体管形成在C1型阱中。关于这种多路复用器电路，C1型阱偏置在VSS。关于这种多路复用器电路，C1型是N型；并且每个可选指状电路的N型晶体管被配置为接收PS电压中的最大一个作为控制信号以导通。这种多路复用器电路还包括：第一和第二C1型阱；其中：每个可选指状电路的每个第一C2型晶体管形成在第一C1型阱中；并且每个可选指状电路的每个第二C2型晶体管形成在第二C1型阱中。这种多路复用器电路还包括连接到第一C1型阱和第二C1型阱中的每一个的偏置导轨。关于这种多路复用器电路，偏置导轨被配置为接收对应于可选指状电路中选定的一个的PS电压的第二版本。关于这种多路复用器电路，以下至少一个是正确的：每个可选指状电路的第一C2型晶体管被配置为接收PS电压中的最大一个作为控制信号以截止；或每个可选指状电路的第二C2型晶体管被配置为接收PS电压中的最大一个作为控制信号以截止。关于这种多路复用器电路，每个可选指状电路还包括连接在输出节点和VSS之间的增强型C1型晶体管。
本发明的另一方面涉及一种用于多路复用电源(PS)电压的半导体器件，该半导体器件包括：第一导电(C1)类型(C1型)的衬底；第一区域，被配置为用于非增强型MOSFET，第一区域包括：形成在衬底中的具有第二导电(C2)类型(C2型)的区域以及相应地形成在第一区域中的栅电极，栅电极限定了相应的C2型晶体管；第二和第三区域，被配置为用于增强型MOSFET，第二和第三区域中的每一个均包括：较大阱，形成在衬底中，较大阱为C2型；较小阱，形成在较大阱中，较小阱是C1型；栅电极，形成在较小阱上，栅电极限定相应的C1型晶体管；以及环，形成在较小阱的***附近以及较大阱的***内，环具有C2型；其中：半导体器件被组织为可选指状电路；每个指状电路均包括来自第一、第二和第三区域中的每一个的晶体管；并且对于每个指状电路，其中的晶体管串联连接。关于这种半导体器件，C1型是P型；而C2型是N型。关于这种半导体器件，第一区域还被配置为用于原生NMOS晶体管。关于这种半导体器件，当将第一区域的区域视为表示组时，第一区域包括：环，形成在区域组的***之外，该环具有C1型。关于这种半导体器件，第二和第三区域中的每一个均包括：环，形成在较大阱的***之外，该环具有C1型。
本发明的另一方面涉及一种多路复用电源(PS)电压的方法，该方法包括：选择对应于PS电压的指状电路中所选的一个，每个可选指状电路均包括串联连接在输入节点与输出节点之间的第一导电(C1)类型(C1型晶体管)的非增强型晶体管和第二导电(C2)类型(C2型晶体管)的增强型第一和第二晶体管，选择指状电路中所选的一个包括：导通所选指状电路的C1型晶体管、第一C2型晶体管和第二C2型晶体管中的每一个；以及取消选择除了所选指状电路以外的其他指状电路；取消选择其他指状电路包括：对于每个取消选择的指状电路，使得C1型晶体管、第一C2型晶体管和第二C2型晶体管中的每一个截止；以及针对每个指状，将第一C2型晶体管和第二C2型晶体管中的每一个的主体设置为与所选指状电路相对应的PS电压。关于这种方法，C1型是N型；非增强型C1型晶体管是原生NMOS晶体管；并且选择指状电路中所选的一个还包括向原生NMOS晶体管的栅电极提供PS电压中的最大一个作为控制信号以导通。关于这种方法，C2型是P型；增强型C2型晶体管是PMOS晶体管；并且取消选择其他指状电路还包括向原生NMOS晶体管的栅电极提供约0伏的控制信号以截止。关于这种方法，C2型是P型；增强型C2型晶体管是PMOS晶体管；并且选择指状电路中所选的一个还包括：对于每个指状，向第一PMOS晶体管和第二PMOS晶体管的栅电极提供约0伏的控制信号以导通。关于这种方法，取消选择其他指状电路还包括：向第一PMOS晶体管的栅电极提供PS电压中的最大一个作为控制信号以截止。关于这种方法，取消选择其他指状电路还包括：向第二PMOS晶体管的栅电极提供对应于所选指状电路的PS电压作为控制信号截止。
本发明的另一方面涉及一种生成用于多路复用电源(PS)电压的半导体器件的布局图的方法，该方法包括：生成第一导电(C1)类型(C1型)的衬底图案；生成第一区域图案，所述第一区域图案被配置为用于非增强型MOSFET，生成第一区域图案包括：生成位于衬底图案上的第二导电(C2)类型(C2型)的区域图案；在衬底图案上定位区域图案；产生栅电极图案；相应地在第一区域图案上定位栅电极图案以限定相应的C2型晶体管图案；生成第二区域图案，所述第二区域图案被配置为用于增强型MOSFET；生成第三区域图案，所述第三区域图案被配置为用于增强型MOSFET；生成第二区域图案和生成第三区域图案中的每一个均包括：生成C2型的较大阱图案；将较大阱图案定位在衬底图案上；生成C1型的较小阱图案；将较小阱图案定位在较大阱图案上；生成栅电极图案以便限定相应的C1型晶体管；将栅电极图案定位在较小阱图案上；以及生成C2型的环形图案；将环形图案定位在较小阱图案的***之外以及较大阱图案的***内；将布局图组织为可选指状电路图案；将每个指状电路图案布置为包括来自第一、第二和第三区域中的每一个的晶体管图案；以及生成用于每个指状电路图案的导体图案，导电图案串联连接晶体管图案；其中，由计算机的处理器执行该方法中的至少一个。这种方法还包括：将C1型设置为P型；以及将C2型设置为N型。关于这种方法，生成第一区域图案还包括：为原生NMOS晶体管配置第一区域图案。关于这种方法，第一区域的区域代表组；并且生成第一区域图案还包括：生成C1型的环形图案；将环形图案定位在该组区域的***之外。关于这种方法，生成第二区域图案和生成第三区域图案中的每一个还包括：生成C1型的环形图案；以及将环形图案定位在较大阱图案的***之外。这种方法还包括：基于布局图来制造以下内容中的至少一个：(A)一个或多个半导体掩模或(B)在早期半导体集成电路的层中的至少一个组件。
以上论述了若干实施例的特征，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以在本文中进行多种变化、替换以及改变。

Claims (20)

1.一种电源(PS)电压的多路复用器电路，所述多路复用器电路包括：
可选指状电路，对应于所述电源电压，每个可选指状电路：
具有指状电路专用的输入节点和所述指状电路公用的输出节点；和
包括串联连接在所述输入节点与所述输出节点之间的C1型晶体管和第一C2型晶体管和第二C2型晶体管，所述C1型晶体管是具有第一导电类型C1的非增强型晶体管，所述第一C2型晶体管和所述第二C2型晶体管是具有第二导电类型C2的增强型晶体管；以及
被配置为：
从所述输入节点接收所述电源电压中相应的电源电压；和
如果选定的话，则将所述相应的电源电压的第一版本提供给所述输出节点。
2.根据权利要求1所述的多路复用器电路，其中，对于每个可选指状电路：
所述C1型晶体管连接在所述输入节点和第一中间节点之间；
所述第一C2型晶体管连接在所述第一中间节点和第二中间节点之间；以及
所述第二C2型晶体管连接在所述第二中间节点和所述输出节点之间。
3.根据权利要求2所述的多路复用器电路，还包括：
第一C1型阱和第二C1型阱；
偏置导轨，连接到每个可选指状电路的所述第二中间节点；以及
第一故障保护(FS)晶体管和第二故障保护(FS)晶体管；
其中：
每个可选指状电路的每个第一C2型晶体管形成在所述第一C1型阱中；
每个可选指状电路的每个第二C2型晶体管形成在所述第二C1型阱中；
所述第一C1型阱和所述第二C1型阱连接在第三中间节点处；
所述第一故障保护晶体管连接在所述第三中间节点和所述偏置导轨之间；
所述第一故障保护晶体管的栅电极被配置为接收故障保护控制信号；
所述第二故障保护晶体管连接在所述第三中间节点和所述输出节点之间；以及
所述第二故障保护晶体管的栅电极被配置为接收所述偏置导轨上的信号。
4.根据权利要求1所述的多路复用器电路，还包括：
C1型阱；
其中，每个可选指状电路的所述C1型晶体管形成在所述C1型阱中。
5.根据权利要求4所述的多路复用器电路，其中：
所述C1型阱偏置在VSS。
6.根据权利要求1所述的多路复用器电路，其中：
所述C1型为N型；以及
每个可选指状电路的所述N型晶体管被配置为接收所述电源电压中的最大一个作为控制信号以导通。
7.根据权利要求1所述的多路复用器电路，还包括：
第一C1型阱和第二C1型阱；
其中：
每个可选指状电路的每个第一C2型晶体管形成在所述第一C1型阱中；以及
每个可选指状电路的每个第二C2型晶体管形成在所述第二C1型阱中。
8.根据权利要求7所述的多路复用器电路，还包括：
偏置导轨，连接到所述第一C1型阱和所述第二C1型阱中的每一个。
9.根据权利要求8所述的多路复用器电路，其中：
所述偏置导轨被配置为接收所述电源电压的对应于所述可选指状电路中选定的可选指状电路的第二版本。
10.根据权利要求1所述的多路复用器电路，其中，以下至少一个是正确的：
每个可选指状电路的所述第一C2型晶体管被配置为接收所述电源电压中的最大一个作为控制信号以截止；以及
每个可选指状电路的所述第二C2型晶体管被配置为接收所述电源电压中的最大一个作为控制信号以截止。
11.根据权利要求1所述的多路复用器电路，其中：
所述可选指状电路中的每一个还包括：
增强型C1型晶体管，连接在所述输出节点和VSS之间。
12.一种用于多路复用电源(PS)电压的半导体器件，所述半导体器件包括：
衬底，具有第一导电类型C1型；
第一区域，被配置为用于非增强型MOSFET，所述第一区域包括：
在衬底中形成的具有第二导电类型C2型的区域；和
栅电极，相应地形成在所述第一区域中，所述栅电极限定相应的C2型晶体管；
第二区域和第三区域，被配置为用于增强型MOSFET，所述第二区域和所述第三区域中的每一个均包括：
较大阱，形成在所述衬底中，所述较大阱具有所述C2型；
较小阱，形成在所述较大阱中，所述较小阱具有所述C1型；
栅电极，形成在所述较小阱上，所述栅电极限定了相应的C1型晶体管；和
环，形成在所述较小阱的***周围以及所述较大阱的***内，所述环具有所述C2型；
其中：
所述半导体器件被组织为可选指状电路；
每个指状电路均包括来自所述第一区域、所述第二区域和所述第三区域中的每一个的晶体管；和
每个指状电路中的晶体管串联连接。
13.根据权利要求12所述的半导体器件，其中，
所述C1型为P型；以及
所述C2型为N型。
14.根据权利要求13所述的半导体器件，其中，
所述第一区域还被配置为用于原生NMOS晶体管。
15.根据权利要求12所述的半导体器件，其中，
当将所述第一区域的区域视为表示组时，所述第一区域包括：
环，形成在区域组的***之外，所述环具有所述C1型。
16.根据权利要求12所述的半导体器件，其中，所述第二区域和所述第三区域中的每一个均包括：
环，形成在所述较大阱的***之外，所述环具有所述C1型。
17.一种多路复用电源(PS)电压的方法，所述方法包括：
在指状电路中选择对应于所述电源电压的所选指状电路，每个可选指状电路均包括串联连接在输入节点与输出节点之间的C1型晶体管和第一C2型晶体管和第二C2型晶体管，所述C1型晶体管是具有第一导电类型C1的非增强型晶体管，所述第一C2型晶体管和所述第二C2型晶体管是具有第二导电类型C2的增强型晶体管，选择所述指状电路中的所述所选指状电路包括：
导通所述所选指状电路的所述C1型晶体管、所述第一C2型晶体管和所述第二C2型晶体管中的每一个；以及
取消选择除了所述所选指状电路以外的其他指状电路，取消选择所述其他指状电路包括：
对于每个取消选择的指状电路，使得所述C1型晶体管、所述第一C2型晶体管和所述第二C2型晶体管中的每一个截止；以及
针对每个指状电路，将所述第一C2型晶体管和所述第二C2型晶体管中的每一个的主体设置为与所述所选指状电路相对应的电源电压。
18.根据权利要求17所述的方法，其中：
所述C1型为N型；
所述非增强型C1型晶体管是原生NMOS晶体管；以及
选择所述指状电路中的所述所选指状电路还包括：
向所述原生NMOS晶体管的栅电极提供所述电源电压中的最大一个以作为控制信号来导通。
19.根据权利要求18所述的方法，其中：
所述C2型为P型；
所述增强型C2型晶体管是PMOS晶体管；以及
取消选择所述其他指状电路还包括：
向所述原生NMOS晶体管的栅电极提供约0伏的控制信号以截止。
20.根据权利要求17所述的方法，其中，
所述C2型为P型；
所述增强型C2型晶体管是PMOS晶体管；以及
选择所述指状电路中的所述所选指状电路还包括：
对于每个指状电路，向第一PMOS晶体管和第二PMOS晶体管的栅电极提供约0伏的控制信号以导通。
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