CN108734275A - 硬件ip优化卷积神经网络 - Google Patents

Abstract

在示例中，一种设备包括：至少一个执行平台；以及逻辑，至少部分包括硬件逻辑，以在模型优化器中接收经训练的神经网络模型，并且将经训练的神经网络模型转换成优化模型，其包括适合至少一个执行平台的参数。还公开并且要求保护其他实施例。

Description

硬件IP优化卷积神经网络

技术领域

实施例一般地涉及数据处理，并且更具体地涉及经由通用图形处理单元的机器学习处理。

背景技术

机器学习已经在解决许多种任务上获得成功。在训练和使用机器学习算法（例如，神经网络）时产生的计算自然地有助于高效的并行实现。因此，诸如通用图形处理单元（GPGPU）之类的并行处理器在深度神经网络的实际实现中发挥了重要作用。具有单指令多线程（SIMT）架构的并行图形处理器被设计成使图形流水线中的并行处理的量最大化。在SIMT架构中，并行线程的组尝试尽可能经常地一起同步执行程序指令以增加处理效率。并行机器学习算法实现所提供的效率允许对高容量网络的使用并且使得那些网络能够被关于较大数据集进行训练。

附图说明

使得可以详细地理解本发明的实施例的以上记载特征的方式，可以参考实施例对以上简要概括的实施例进行较具体的描述，所述实施例中的一些被图示在附图中。然而，要注意，附图仅图示典型实施例，并因此不要被认为限制其范围。

图1是图示了被配置成实现本文中所描述的实施例的一个或多个方面的计算机***的框图。

图2A-2D图示了根据实施例的并行处理器部件。

图3A-3B是根据实施例的图形多处理器的框图。

图4A-4F图示了其中多个GPU通信地耦合至多个多核处理器的示例性架构。

图5是根据实施例的图形处理流水线的概念图。

图6A-6B和7A-7B图示了依照实施例的技术中的示例性架构和操作。

图8图示了根据实施例的机器学习软件栈。

图9图示了根据实施例的高度并行的通用图形处理单元。

图10图示了根据实施例的多GPU计算***。

图11A-B图示了示例性深度神经网络的层。

图12图示了示例性递归神经网络。

图13图示了深度神经网络的训练和部署。

图14是图示了分布式学习的框图。

图15图示了适合于使用经训练的模型来执行推断的示例性推断片上***（SOC）。

图16是根据实施例的处理***的框图。

图17是根据实施例的处理器的框图。

图18是根据实施例的图形处理器的框图。

图19是依照一些实施例的图形处理器的图形处理引擎的框图。

图20是由附加实施例提供的图形处理器的框图。

图21图示了线程执行逻辑，所述线程执行逻辑包括在一些实施例中采用的处理元件的阵列。

图22是图示了根据一些实施例的图形处理器指令格式的框图。

图23是根据另一实施例的图形处理器的框图。

图24A-24B图示了根据一些实施例的图形处理器命令格式和命令序列。

图25图示了根据一些实施例的数据处理***的示例性图形软件架构。

图26是图示了根据实施例的IP核开发***的框图。

图27是图示了根据实施例的示例性片上***集成电路的框图。

图28是图示了附加示例性图形处理器的框图。

图29是图示了根据实施例的片上***集成电路的附加示例性图形处理器的框图。

具体实施方式

在以下描述中，阐述了很多特定细节以便提供对各种实施例的彻底理解。然而，可以在没有特定细节的情况下实践各种实施例。在其他实例中，没有详细地描述公知的方法、过程、部件和电路以便不使特定实施例模糊。进一步，可以使用各种手段来执行实施例的各种方面，所述手段诸如集成半导体电路（“硬件”）、组织成一个或多个程序（“软件”）的计算机可读指令，或硬件和软件的某个组合。出于本公开的目的，对“逻辑”的引用将意味着硬件、软件、固件或其某个组合。

可以在任何处理器（诸如 GPCPU、CPU、GPU等）、图形控制器等中应用本文中所讨论的一些实施例。还公开并要求保护其他实施例。

进一步地，可以在包括（例如具有一个或多个处理器核的）一个或多个处理器的计算***中应用一些实施例，所述计算***诸如本文中所讨论的那些，包括例如移动计算设备，例如智能电话、平板、UMPC（超级移动个人计算机）、膝上型计算机、超极本^TM计算设备、可穿戴设备（诸如智能手表或智能眼镜）等。

在一些实施例中，图形处理单元（GPU）通信地耦合至主机/处理器核以使图形操作、机器学习操作、模式分析操作、以及各种通用GPU（GPGPU）功能加速。GPU可通过总线或另一互连（例如，诸如PCIe或NVLink之类的高速互连）通信地耦合至主机处理器/核。在其他实施例中，GPU可被集成在与核相同的封装或芯片上，并通过内部处理器总线/互连（即，在封装或芯片内部）通信地耦合至核。不管GPU被连接的方式，处理器核都可以以工作描述符中所包含的命令/指令的序列的形式将工作分配给GPU。GPU然后使用专用电路/逻辑以用于高效地处理这些命令/指令。

在以下描述中，阐述了很多特定细节来提供更彻底的理解。然而，将对本领域技术人员显而易见的是，可以在没有这些特定细节中的一个或多个的情况下实践本文中所描述的实施例。在其他实例中，没有描述公知的特征以避免使本发明的实施例的细节模糊。

***概述

图1是图示了被配置成实现本文中所描述的实施例的一个或多个方面的计算***100的框图。计算***100包括处理子***101，所述处理子***101具有经由互连路径进行通信的一个或多个处理器102和***存储器104，所述互连路径可以包括存储器中枢105。存储器中枢105可以是芯片组部件内的单独的部件，或者可以集成在所述一个或多个处理器102内。存储器中枢105经由通信链路106与I/O子***111耦合。I/O子***111包括I/O中枢107，所述I/O中枢107可以使得计算***100能够从一个或多个输入设备108接收输入。另外，I/O中枢107可以使得显示控制器能够向一个或多个显示设备110A提供输出，所述显示控制器可以被包括在所述一个或多个处理器102中。在一个实施例中，与I/O中枢107耦合的所述一个或多个显示设备110A可以包括本地的、内部的或嵌入式的显示设备。

在一个实施例中，处理子***101包括一个或多个并行处理器112，所述一个或多个并行处理器112经由总线或其他通信链路113耦合至存储器中枢105。通信链路113可以是任何数量的基于标准的通信链路技术或协议（诸如但不限于PCI Express）中的一个，或者可以是供应方特定的通信接口或通信结构。在一个实施例中，所述一个或多个并行处理器112形成计算集中的并行或向量处理***，所述***包括大量处理核和/或处理集群，诸如集成众核（MIC）处理器。在一个实施例中，所述一个或多个并行处理器112形成图形处理子***，所述图形处理子***可以向经由I/O中枢107耦合的所述一个或多个显示设备110A中的一个输出像素。所述一个或多个并行处理器112还可以包括显示控制器和显示接口（未示出）以使得能实现到一个或多个显示设备110B的直接连接。

在I/O子***111内，***存储单元114可以连接至I/O中枢107来为计算***100提供存储机制。I/O开关116可以用于提供接口机制，以使得能实现I/O中枢107与可以集成到平台中的其他部件（诸如网络适配器118和/或无线网络适配器119）和可以经由一个或多个***式设备120添加的各种其他设备之间的连接。网络适配器118可以是以太网适配器或另一有线网络适配器。无线网络适配器119可以包括如下中的一个或多个：Wi-Fi、蓝牙、近场通信（NFC）或包括一个或多个无线电装置的其他网络设备。

计算***100可以包括未明确示出的其他部件，所述其他部件包括USB或其他端口连接、光存储驱动器、视频捕获设备等，也可以连接至I/O中枢107。可以使用任何合适的协议，诸如基于PCI（***部件互连）的协议（例如，PCI-Express），或任何其他总线或点对点通信接口和/或（多个）协议，诸如NV-Link高速互连或本领域中已知的互连协议，来实现将图1中的各种部件互连的通信路径。

在一个实施例中，所述一个或多个并行处理器112结合为了进行图形和视频处理而优化的电路，所述电路包括例如视频输出电路，并且构成图形处理单元（GPU）。在另一实施例中，所述一个或多个并行处理器112结合为了进行通用处理而优化的电路，同时保持本文中较详细地描述的基础计算架构。在又一实施例中，计算***100的部件可以与一个或多个其他***元件集成在单个集成电路上。例如，所述一个或多个并行处理器112、存储器中枢105、（多个）处理器102和I/O中枢107可以集成到片上***（SoC）集成电路中。替代地，计算***100的部件可以集成到单个封装中以形成***级封装（SIP）配置。在一个实施例中，计算***100的部件的至少一部分可以集成到多芯片模块（MCM）中，所述多芯片模块（MCM）可以与其他多芯片模块互连成模块化计算***。

将领会，本文中示出的计算***100是说明性的并且变化和修改是可能的。连接拓扑可以按照期望进行修改，所述连接拓扑包括桥的数量和布置、（多个）处理器102的数量和（多个）并行处理器112的数量。例如，在一些实施例中，***存储器104直接地而不是通过桥连接至（多个）处理器102，而其他设备经由存储器中枢105和（多个）处理器102与***存储器104进行通信。在其他替代拓扑中，（多个）并行处理器112连接至I/O中枢107或直接连接至所述一个或多个处理器102中的一个，而不是连接至存储器中枢105。在其他实施例中，I/O中枢107和存储器中枢105可以集成到单个芯片中。一些实施例可以包括经由多个插座附接的（多个）处理器102的两个或更多个集合，它们可以与（多个）并行处理器112的两个或更多个实例耦合。

本文中示出的特定部件中的一些是可选的并且可能不被包括在计算***100的所有实现中。例如，可以支持任何数量的***式卡或***设备，或者可以消除一些部件。此外，一些架构可以将不同的术语用于与图1中图示的那些部件类似的部件。例如，在一些架构中存储器中枢105可以被称为北桥，而I/O中枢107可以被称为南桥。

图2A图示了根据实施例的并行处理器200。并行处理器200的各种部件可以使用诸如可编程处理器、专用集成电路（ASIC）或现场可编程门阵列（FPGA）之类的一个或多个集成电路设备来实现。根据实施例，所图示的并行处理器200是图1中示出的所述一个或多个并行处理器112的变体。

在一个实施例中，并行处理器200包括并行处理单元202。该并行处理单元包括I/O单元204，所述I/O单元204使得能实现与包括并行处理单元202的其他实例的其他设备的通信。I/O单元204可以直接连接至其他设备。在一个实施例中，I/O单元204经由诸如存储器中枢105之类的中枢或开关接口的使用来与其他设备连接。存储器中枢105与I/O单元204之间的连接形成通信链路113。在并行处理单元202内，I/O单元204与主机接口206和存储器交叉开关216连接，其中主机接口206接收涉及执行处理操作的命令，并且存储器交叉开关216接收涉及执行存储器操作的命令。

当主机接口206经由I/O单元204接收命令缓冲器时，主机接口206可以将用于执行那些命令的工作操作引导到前端208。在一个实施例中，前端208与调度器210耦合，所述调度器210被配置成向处理集群阵列212分发命令或其他工作项目。在一个实施例中，调度器210确保在向处理集群阵列212的处理集群分发任务之前，处理集群阵列212被恰当地配置并且处于有效状态中。

处理集群阵列212可以包括多达“N”个处理集群（例如，集群214A、集群214B到集群214N）。处理集群阵列212的每个集群214A-214N可以执行大量并发线程。调度器210可以使用各种调度和/或工作分发算法来向处理集群阵列212的集群214A-214N分配工作，所述算法可以根据因为每个类型的程序或计算而产生的工作负荷而变化。调度可以由调度器210动态地处理，或者可以在被配置用于由处理集群阵列212执行的程序逻辑的编译期间由编译器逻辑部分地协助。在一个实施例中，处理集群阵列212的不同集群214A-214N可以被分配用于处理不同类型的程序或用于执行不同类型的计算。

处理集群阵列212可以被配置成执行各种类型的并行处理操作。在一个实施例中，处理集群阵列212被配置成执行通用并行计算操作。例如，处理集群阵列212可以包括用于执行处理任务的逻辑，所述处理任务包括视频和/或音频数据的过滤、执行包括物理操作的建模操作，以及执行数据变换。

在一个实施例中，处理集群阵列212被配置成执行并行图形处理操作。在其中并行处理器200被配置成执行图形处理操作的实施例中，处理集群阵列212可以包括用于支持此类图形处理操作的执行的附加逻辑，包括但不限于用于执行纹理操作的纹理采样逻辑以及曲面细分逻辑和其他顶点处理逻辑。另外，处理集群阵列212可以被配置成执行图形处理相关的着色器（shader）程序，诸如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。并行处理单元202可以经由I/O单元204传送来自***存储器的数据以用于处理。在处理期间，经传送的数据可以被在处理期间存储到片上存储器（例如，并行处理器存储器222），然后写回到***存储器。

在一个实施例中，当并行处理单元202用于执行图形处理时，调度器210可以被配置成将处理工作负荷分成近似相等大小的任务，以更好地使得图形处理操作能够分发到处理集群阵列212的多个集群214A-214N。在一些实施例中，处理集群阵列212的各部分可以被配置成执行不同类型的处理。例如，第一部分可以被配置成执行顶点着色和拓扑生成，第二部分可以被配置成执行曲面细分和几何着色，并且第三部分可以被配置成执行像素着色或其他屏幕空间操作，以产生用于显示的渲染图像。由集群214A-214N中的一个或多个产生的中间数据可以存储在缓冲器中以允许中间数据在集群214A-214N之间传输以用于进一步处理。

在操作期间，处理集群阵列212可以接收要经由调度器210执行的处理任务，所述调度器210从前端208接收定义处理任务的命令。对于图形处理操作，处理任务可以包括要处理的数据以及定义要如何处理数据（例如，要执行什么程序）的状态参数和命令的索引，所述数据例如表面（补丁（patch））数据、图元（primitive）数据、顶点数据和/或像素数据。调度器210可以被配置成获取对应于任务的索引或者可以从前端208接收索引。前端208可以被配置成确保处理集群阵列212在由传入命令缓冲器（例如，批处理缓冲器、推（push）缓冲器等）指定的工作负荷发起之前被配置成有效状态。

并行处理单元202的一个或多个实例中的每个可以与并行处理器存储器222耦合。并行处理器存储器222可以经由存储器交叉开关216来访问，所述存储器交叉开关216可以从处理集群阵列212以及I/O单元204接收存储器请求。存储器交叉开关216可以经由存储器接口218访问并行处理器存储器222。存储器接口218可以包括多个分区单元（例如，分区单元220A、分区单元220B至分区单元220N），它们可以各自耦合至并行处理器存储器222的一部分（例如，存储器单元）。在一个实现中，分区单元220A-220N的数量被配置成等于存储器单元的数量，使得第一分区单元220A具有对应的第一存储器单元224A，第二分区单元220B具有对应的存储器单元224B，并且第N分区单元220N具有对应的第N存储器单元224N。在其他实施例中，分区单元220A-220N的数量可能不等于存储器设备的数量。

在各种实施例中，存储器单元224A-224N可以包括各种类型的存储器设备，包括动态随机存取存储器（DRAM）或图形随机存取存储器，诸如同步图形随机存取存储器（SGRAM），包括图形双倍数据速率（GDDR）存储器。在一个实施例中，存储器单元224A-224N还可以包括3D堆叠式存储器，包括但不限于高带宽存储器（HBM）。本领域技术人员将领会，存储器单元224A-224N的具体实现可以变化，并且可以选自各种常规设计中的一个。可以跨存储器单元224A-224N存储诸如帧缓冲器或纹理映射（map）之类的渲染目标，从而允许分区单元220A-220N并行地写入每个渲染目标的部分，以高效地使用并行处理器存储器222的可用带宽。在一些实施例中，可以排除并行处理器存储器222的本地实例，以支持利用***存储器连同本地高速缓冲存储器的统一存储器设计。

在一个实施例中，处理集群阵列212的集群214A-214N中的任一个可以处理将写入到并行处理器存储器222内的存储器单元224A-224N中的任何的数据。存储器交叉开关216可以被配置成将每个集群214A-214N的输出传送到任何分区单元220A-220N或另一集群214A-214N，其可以对输出执行附加处理操作。每个集群214A-214N可以通过存储器交叉开关216与存储器接口218进行通信以从各种外部存储器设备读取或写入到各种外部存储器设备。在一个实施例中，存储器交叉开关216具有至存储器接口218的连接，用以与I/O单元204通信，以及至并行处理器存储器222的本地实例的连接，从而使得不同的处理集群214A-214N内的处理单元能够与***存储器或对于并行处理单元202而言非本地的其他存储器进行通信。在一个实施例中，存储器交叉开关216可以使用虚拟信道来分离集群214A-214N与分区单元220A-220N之间的业务流。

虽然在并行处理器200内图示了并行处理单元202的单个实例，但是可以包括并行处理单元202的任何数量的实例。例如，可以在单个***式卡上提供并行处理单元202的多个实例，或者可以使多个***式卡互连。即使并行处理单元202的不同实例具有不同数量的处理核、不同量的本地并行处理器存储器和/或其他配置差异，该不同实例也可以被配置成互操作。例如并且在一个实施例中，并行处理单元202的一些实例可以包括相对于其他实例更高精度的浮点单元。结合并行处理单元202或并行处理器200的一个或多个实例的***可以以多种配置和形状因数来实现，包括但不限于台式计算机、膝上型计算机或手持式个人计算机、服务器、工作站、游戏控制台和/或嵌入式***。

图2B是根据实施例的分区单元220的框图。在一个实施例中，分区单元220是图2A的分区单元220A-220N中的一个的实例。如所图示的，分区单元220包括L2高速缓存221、帧缓冲器接口225和ROP 226（光栅操作单元）。L2高速缓存221是被配置成执行从存储器交叉开关216和ROP 226所接收的加载和存储操作的读取/写入高速缓存。L2高速缓存221向帧缓冲器接口225输出读取未命中和紧急回写请求以用于处理。也可以经由帧缓冲器接口225向帧缓冲器发送脏更新以用于机会处理。在一个实施例中，帧缓冲器接口225与并行处理器存储器中的存储器单元中的一个对接，所述存储器单元诸如（例如，在并行处理器存储器222内的）图2的存储器单元224A-224N。

在图形应用中，ROP 226是执行诸如模板印刷（stencil）、z检验、混合等的光栅操作的处理单元。ROP 226然后输出经处理的图形数据，其被存储在图形存储器中。在一些实施例中，ROP 226包括压缩逻辑，用以压缩写入到存储器的z或颜色数据以及对从存储器读取的z或颜色数据解压缩。在一些实施例中，ROP 226被包括在每个处理集群（例如，图2的集群214A-214N）内而不是分区单元220内。在此类实施例中，通过存储器交叉开关216传输针对像素数据的读取和写入请求，而不是像素片段数据。经处理的图形数据可以显示在显示设备（诸如图1的一个或多个显示设备110中的一个）上，被路由以用于由（多个）处理器102进一步处理，或者被路由以用于由图2A的并行处理器200内的处理实体中的一个进一步处理。

图2C是根据实施例的并行处理单元内的处理集群214的框图。在一个实施例中，处理集群是图2的处理集群214A-214N中的一个的实例。处理集群214可以被配置成并行地执行多个线程，其中术语“线程”是指在一组特定输入数据上执行的特定程序的实例。在一些实施例中，在不提供多个独立的指令单元的情况下，使用单指令多数据（SIMD）指令发布技术来支持大量线程的并行执行。在其他实施例中，单指令多线程（SIMT）技术被用于使用公用指令单元来支持大量一般同步的线程的并行执行，所述公用指令单元被配置成向处理集群中的每一个内的一组处理引擎发布指令。与其中所有处理引擎通常执行相同指令的SIMD执行制度不同，SIMT执行允许不同线程以通过给定线程程序更容易地遵循有分歧的执行路径。本领域技术人员将理解，SIMD处理制度表示SIMT处理制度的功能子集。

处理集群214的操作可以经由向SIMT并行处理器分发处理任务的流水线管理器232来控制。流水线管理器232从图2的调度器210接收指令并且经由图形多处理器234和/或纹理单元236来管理那些指令的执行。所图示的图形多处理器234是SIMT并行处理器的示例性实例。然而，不同架构的各种类型的SIMT并行处理器可以被包括在处理集群214内。图形多处理器234的一个或多个实例可以被包括在处理集群214内。图形多处理器234可以处理数据，并且数据交叉开关240可以用于将经处理的数据分发到包括其他着色器单元的多个可能目的地中的一个。流水线管理器232可以通过为将经由数据交叉开关240分发的经处理的数据指定目的地来促进经处理的数据的分发。

处理集群214内的每个图形多处理器234可以包括一组相同的功能执行逻辑（例如，算术逻辑单元、加载-存储单元等）。功能执行逻辑可以以流水线化方式进行配置，其中可以在完成先前的指令之前发布新的指令。功能执行逻辑支持多种操作，包括整数和浮点算术、比较运算、布尔运算、移位和各种代数函数的计算。在一个实施例中，可以利用相同的功能单元硬件来执行不同的操作，并且可能存在功能单元的任何组合。

传输到处理集群214的指令构成线程。跨并行处理引擎的集合执行的线程的集合是线程组。线程组对不同的输入数据执行相同的程序。线程组内的每个线程可以被指派给图形多处理器234内的不同的处理引擎。线程组可以包括比图形多处理器234内的处理引擎的数量更少的线程。当线程组包括比处理引擎的数量更少的线程时，处理引擎中的一个或多个可能在该线程组被处理的周期期间空闲。线程组还可以包括比图形多处理器234内的处理引擎的数量更多的线程。当线程组包括比图形多处理器234内的处理引擎的数量更多的线程时，可以在连续的时钟周期内执行处理。在一个实施例中，可以在图形多处理器234上同时执行多个线程组。

在一个实施例中，图形多处理器234包括用于执行加载和存储操作的内部高速缓冲存储器。在一个实施例中，图形多处理器234可以放弃内部高速缓存而是使用处理集群214内的高速缓冲存储器（例如，L1高速缓存308）。每个图形多处理器234还能够访问在所有处理集群214之间共享并且可以用于在线程之间传送数据的分区单元（例如，图2的分区单元220A-220N）内的L2高速缓存。图形多处理器234还可以访问芯片外全局存储器，所述芯片外全局存储器可以包括本地并行处理器存储器和/或***存储器中的一个或多个。并行处理单元202外部的任何存储器可以用作全局存储器。其中处理集群214包括图形多处理器234的多个实例的实施例可以共享可以存储在L1高速缓存308中的公用指令和数据。

每个处理集群214可以包括被配置成将虚拟地址映射成物理地址的MMU 245（存储器管理单元）。在其他实施例中，MMU 245的一个或多个实例可以驻留在图2的存储器接口218内。MMU 245包括一组页表条目（PTE），其用于将虚拟地址映射成图块（tile）的物理地址并且可选地映射成高速缓存行索引。MMU 245可以包括地址转换后备缓冲器（TLB）或高速缓存，它们可以驻留在图形多处理器234或L1高速缓存或处理集群214内。处理物理地址以分发表面数据访问局部性，以允许分区单元之间的高效请求交织。可以使用高速缓存行索引来确定对高速缓存行的请求是命中还是未命中。

在图形和计算应用中，处理集群214可以被配置成使得每个图形多处理器234耦合至纹理单元236以用于执行纹理映射操作，例如确定纹理样本位置、读取纹理数据和过滤纹理数据。根据需要，从（未示出的）内部纹理L1高速缓存或者在一些实施例中从图形多处理器234内的L1高速缓存读取并且从L2高速缓存、本地并行处理器存储器或***存储器获取纹理数据。每个图形多处理器234向数据交叉开关240输出经处理任务以向另一处理集群214提供该经处理任务用于进一步处理或以经由存储器交叉开关216将该经处理任务存储在L2高速缓存、本地并行处理器存储器或***存储器中。preROP 242（预先光栅操作单元）被配置成从图形多处理器234接收数据，将数据引导到ROP单元，所述ROP单元可以与如本文中所描述的分区单元（例如，图2的分区单元220A-220N）位于一起。preROP 242单元可以执行对颜色混合的优化、组织像素颜色数据并执行地址转换。

将领会，本文中所描述的核架构是说明性的并且变化和修改是可能的。任何数量的处理单元，例如图形多处理器234、纹理单元236、preROP 242等，可以被包括在处理集群214内。进一步地，虽然仅示出一个处理集群214，但如本文中所描述的并行处理单元可以包括处理集群214的任何数量的实例。在一个实施例中，每个处理集群214可以被配置成使用分离且不同的处理单元、L1高速缓存等来独立于其他处理集群214进行操作。

图2D示出了根据一个实施例的图形多处理器234。在此类实施例中，图形多处理器234与处理集群214的流水线管理器232耦合。图形多处理器234具有执行流水线，所述执行流水线包括但不限于指令高速缓存252、指令单元254、地址映射单元256、寄存器堆258、一个或多个通用图形处理单元（GPGPU）核262和一个或多个加载/存储单元266。GPGPU核262和加载/存储单元266经由存储器和高速缓存互连268与高速缓冲存储器272和共享存储器270耦合。

在一个实施例中，指令高速缓存252从流水线管理器232接收要执行的指令流。所述指令被高速缓存在指令高速缓存252中并被分派以用于由指令单元254执行。指令单元254可以将指令分派为线程组（例如，线程束（warp）），其中线程组的每个线程被指派给GPGPU核262内的不同执行单元。指令可以通过指定统一地址空间内的地址来访问本地、共享或全局地址空间中的任何地址空间。地址映射单元256可以用于将统一地址空间中的地址转换成可由加载/存储单元266访问的不同存储器地址。

寄存器堆258为图形多处理器324的功能单元提供一组寄存器。寄存器堆258为连接至图形多处理器324的功能单元（例如，GPGPU核262、加载/存储单元266）的数据路径的操作数提供临时存储。在一个实施例中，在功能单元中的每个之间对寄存器堆258进行划分，使得每个功能单元被分配寄存器堆258的专用部分。在一个实施例中，在正由图形多处理器324执行的不同线程束之间对寄存器堆258进行划分。

GPGPU核262可以每个包括用于执行图形多处理器324的指令的浮点单元（FPU）和/或整数算术逻辑单元（ALU）。根据实施例，GPGPU核262可以在架构方面类似，或者可以在架构方面不同。例如并且在一个实施例中，GPGPU核262的第一部分包括单精度FPU和整数ALU，而GPGPU核的第二部分包括双精度FPU。在一个实施例中，FPU可以实现针对浮点算术的IEEE754-2008标准或使得能实现可变精度浮点算术。图形多处理器324可以另外包括一个或多个固定功能或特殊功能单元，用以执行诸如复制矩形或像素混合操作之类的特定功能。在一个实施例中，GPGPU核中的一个或多个还可以包括固定或特殊功能逻辑。

存储器和高速缓存互连268是互连网络，所述互连网络将图形多处理器324的功能单元中的每个连接至寄存器堆258和共享存储器270。在一个实施例中，存储器和高速缓存互连268是允许加载/存储单元266在共享存储器270与寄存器堆258之间实现加载和存储操作的交叉开关互连。寄存器堆258可以以与GPGPU核262相同的频率进行操作，因此GPGPU核262与寄存器堆258之间的数据传送具有非常低的等待时间。共享存储器270可以用于使得能实现在图形多处理器234内的功能单元上执行的线程之间的通信。例如，高速缓冲存储器272可以用作数据高速缓存，以高速缓存在功能单元与纹理单元236之间传送的纹理数据。共享存储器270也可以用作经高速缓存的受管理的程序。除了在高速缓冲存储器272内存储的经自动地高速缓存的数据之外，在GPGPU核262上执行的线程还可以在共享存储器内以编程方式存储数据。

图3A-3B图示了根据实施例的附加图形多处理器。所图示的图形多处理器325、350是图2C的图形多处理器234的变体。所图示的图形多处理器325、350可以被配置为能够同时执行大量执行线程的流式多处理器（SM）。

图3A示出了根据附加实施例的图形多处理器325。图形多处理器325包括与图2D的图形多处理器234有关的执行资源单元的多个附加实例。例如，图形多处理器325可以包括指令单元332A-332B、寄存器堆334A-334B和（多个）纹理单元344A-344B的多个实例。图形多处理器325还包括多组图形或计算执行单元（例如，GPGPU核336A-336B、GPGPU核337A-337B、GPGPU核338A-338B）和多组加载/存储单元340A-340B。在一个实施例中，执行资源单元具有公用指令高速缓存330、纹理和/或数据高速缓冲存储器342和共享存储器346。各种部件可以经由互连结构327进行通信。在一个实施例中，互连结构327包括一个或多个交叉开关，用以使得能实现图形多处理器325的各种部件之间的通信。

图3B示出了根据附加实施例的图形多处理器350。该图形处理器包括多组执行资源356A-356D，其中每组执行资源包括多个指令单元、寄存器堆、GPGPU核和加载存储单元，如图2D和图3A中所图示的。执行资源356A-356D可以与（多个）纹理单元360A-360D一致地工作以用于纹理操作，同时共享了指令高速缓存354和共享存储器362。在一个实施例中，执行资源356A-356D可以共享指令高速缓存354和共享存储器362以及纹理和/或数据高速缓冲存储器358A-358B的多个实例。各种部件可以经由与图3A的互连结构327类似的互连结构352进行通信。

本领域技术人员将理解，图1、2A-2D和3A-3B中所描述的架构就本发明的实施例的范围而言是描述性的而非限制性的。因此，本文中所描述的技术可以在任何恰当地配置的处理单元上实现，所述处理单元包括但不限于一个或多个移动应用处理器、一个或多个台式计算机或服务器中央处理单元（CPU）（包括多核CPU）、一个或多个并行处理单元（诸如图2的并行处理单元202）、以及一个或多个图形处理器或专用处理单元，而不脱离本文中所描述的实施例的范围。

在一些实施例中，如本文中所描述的并行处理器或GPGPU通信地耦合至主机/处理器核以使图形操作、机器学习操作、模式分析操作和各种通用GPU（GPGPU）功能加速。GPU可以通过总线或其他互连（例如，诸如PCIe或NVLink之类的高速互连）通信地耦合至主机处理器/核。在其他实施例中，GPU可以集成在与核相同的封装或芯片上并且通过内部处理器总线/互连（即，在封装或芯片内部）通信地耦合至所述核。不管GPU被连接的方式，处理器核都可以以工作描述符中包含的命令/指令序列的形式向GPU分配工作。GPU然后使用专用电路/逻辑以用于高效地处理这些命令/指令。

用于GPU到主机处理器互连的技术

图4A图示了其中多个GPU 410-413通过高速链路440-443（例如，总线、点对点互连等）通信地耦合至多个多核处理器405-406的示例性架构。在一个实施例中，高速链路440-443支持4GB/s、30GB/s、80GB/s或更高的通信吞吐量，这取决于实现。可以使用各种互连协议，包括但不限于PCIe 4.0或5.0和NVLink 2.0。然而，本发明的基本原理不限于任何特定的通信协议或吞吐量。

另外，在一个实施例中，GPU 410-413中的两个或更多个通过高速链路444-445互连，所述高速链路444-445可以使用与用于高速链路440-443的那些协议/链路相同或不同的协议/链路来实现。类似地，多核处理器405-406中的两个或更多个可以通过高速链路433连接，所述高速链路433可以是以20GB/s、30GB/s、120GB/s或更高来操作的对称多处理器（SMP）总线。替代地，图4A中示出的各种***部件之间的所有通信可以使用相同的协议/链路（例如，通过公用互连结构）来完成。然而，如所提及的，本发明的基本原理不限于任何特定类型的互连技术。

在一个实施例中，每个多核处理器405-406分别经由存储器互连430-431通信地耦合至处理器存储器401-402，并且每个GPU 410-413分别通过GPU存储器互连450-453通信地耦合至GPU存储器420-423。存储器互连430-431和450-453可以利用相同或不同的存储器访问技术。作为示例而非限制，处理器存储器401-402和GPU存储器420-423可以是易失性存储器，诸如动态随机存取存储器（DRAM）（包括堆叠式DRAM）、图形DDR SDRAM（GDDR）（例如，GDDR5、GDDR6）或高带宽存储器（HBM），和/或可以是非易失性存储器，诸如3D XPoint或Nano-Ram。在一个实施例中，存储器的某个部分可以是易失性存储器并且另一部分可以是非易失性存储器（例如，使用两级存储器（2LM）层级结构（hierarchy））。

如以下所描述的，尽管各种处理器405-406和GPU 410-413可以分别物理地耦合至特定存储器401-402、420-423，但可以实现统一的存储器架构，其中相同的虚拟***地址空间（也称为“有效地址”空间）分布在所有各种物理存储器之中。例如，处理器存储器401-402可以每个包括64GB的***存储器地址空间，并且GPU存储器420-423可以每个包括32GB的***存储器地址空间（在该示例中导致总共256GB的可寻址存储器）。

图4B图示了依照一个实施例的多核处理器407与图形加速模块446之间的互连的附加细节。图形加速模块446可以包括集成在经由高速链路440耦合至处理器407的线卡上的一个或多个GPU芯片。替代地，图形加速模块446可以集成在与处理器407相同的封装或芯片上。

所图示的处理器407包括多个核460A-460D，每个具有转换后备缓冲器461A-461D和一个或多个高速缓存462A-462D。所述核可以包括用于执行指令和处理数据的各种其他部件（例如，指令获取单元、分支预测单元、解码器、执行单元、重排序缓冲器等），其未被图示以避免模糊本发明的基本原理。高速缓存462A-462D可以包括1级（L1）和2级（L2）高速缓存。另外，一个或多个共享高速缓存426可以被包括在高速缓存层级结构中并由核460A-460D的集合共享。例如，处理器407的一个实施例包括24个核，每个具有它自己的L1高速缓存、12个共享的L2高速缓存和12个共享的L3高速缓存。在该实施例中，L2高速缓存和L3高速缓存中的一个由两个相邻核共享。处理器407和图形加速器集成模块446与***存储器441连接，所述***存储器441可以包括处理器存储器401-402。

通过一致性总线464经由核间通信来为各种高速缓存462A-462D、456和***存储器441中存储的数据和指令维持一致性。例如，每个高速缓存可以具有与其相关联的高速缓存一致性逻辑/电路，以响应于所检测的对特定高速缓存行的读取或写入而通过一致性总线464进行通信。在一个实现中，通过一致性总线464实现高速缓存窥探协议以窥探高速缓存访问。高速缓存窥探/一致性技术被本领域技术人员良好地理解，并且将不在这里详细地描述以避免模糊本发明的基本原理。

在一个实施例中，代理电路425将图形加速模块446通信地耦合至一致性总线464，从而允许图形加速模块446作为核的对等体参与高速缓存一致性协议。具体地，接口435通过高速链路440（例如，PCIe总线、NVLink等）向代理电路425提供连接性，并且接口437将图形加速模块446连接至链路440。

在一个实现中，加速器集成电路436代表图形加速模块446的多个图形处理引擎431、432、N提供高速缓存管理、存储器访问、上下文管理和中断管理服务。图形处理引擎431、432、N可以每个包括单独的图形处理单元（GPU）。替代地，图形处理引擎431、432、N可以包括GPU内的不同类型的图形处理引擎，诸如图形执行单元、媒体处理引擎（例如，视频编码器/解码器）、采样器和位块传输引擎。换言之，图形加速模块可以是具有多个图形处理引擎431-432、N的GPU，或图形处理引擎431-432、N可以是集成在公用封装、线卡或芯片上的单独的GPU。

在一个实施例中，加速器集成电路436包括存储器管理单元（MMU）439，用于执行诸如虚拟到物理存储器转换（也称为有效到实存储器转换）之类的各种存储器管理功能和用于访问***存储器441的存储器访问协议。MMU 439还可以包括转换后备缓冲器（TLB）（未示出），用于高速缓存虚拟/有效到物理/实地址转换。在一个实现中，高速缓存438存储命令和数据，用于由图形处理引擎431-432、N高效访问。在一个实施例中，使高速缓存438和图形存储器433-434、N中存储的数据与核高速缓存462A-462D、456和***存储器411保持一致。如所提及的，这可以经由代理电路425来完成，所述代理电路425代表高速缓存438和存储器433-434、N参与高速缓存一致性机制（例如，向高速缓存438发送与处理器高速缓存462A-462D、456上的高速缓存行的修改/访问相关的更新并从高速缓存438接收更新）。

一组寄存器445为由图形处理引擎431-432、N执行的线程存储上下文数据，并且上下文管理电路448管理线程上下文。例如，上下文管理电路448可以执行保存和恢复操作以在上下文切换（例如，其中保存第一线程并且存储第二线程以使得第二线程可以由图形处理引擎执行）期间保存和恢复各种线程的上下文。例如，在上下文切换时，上下文管理电路448可以将当前寄存器值存储到（例如，由上下文指针标识的）存储器中的指定区域。其于是可以在返回到该上下文时恢复寄存器值。在一个实施例中，中断管理电路447接收并处理从***设备所接收的中断。

在一个实现中，由MMU 439将来自图形处理引擎431的虚拟/有效地址转换成***存储器411中的实/物理地址。加速器集成电路436的一个实施例支持多个（例如，4个、8个、16个）图形加速器模块446和/或其他加速器设备。图形加速器模块446可以专用于在处理器407上执行的单个应用，或者可以在多个应用之间共享。在一个实施例中，呈现虚拟化的图形执行环境，其中图形处理引擎431-432、N的资源与多个应用或虚拟机（VM）共享。资源可以被细分成“切片（slice）”，所述切片被基于与VM和/或应用相关联的处理要求和优先级而分配给不同的VM和/或应用。

因此，加速器集成电路充当到图形加速模块446的***的桥，并提供地址转换和***存储器高速缓存服务。另外，加速器集成电路436可以为主机处理器提供虚拟化设施以管理对图形处理引擎、中断和存储器管理的虚拟化。

因为图形处理引擎431-432、N的硬件资源被显式地映射到由主机处理器407看到的实地址空间，所以任何主机处理器都可以使用有效地址值对这些资源进行直接寻址。在一个实施例中，加速器集成电路436的一个功能是图形处理引擎431-432、N的物理分离，使得它们对***表现为独立单元。

如所提及的，在所图示的实施例中，一个或多个图形存储器433-434、M分别耦合至图形处理引擎431-432、N中的每个。图形存储器433-434、M存储正由图形处理引擎431-432、N中的每个处理的指令和数据。图形存储器433-434、M可以是易失性存储器，诸如DRAM（包括堆叠式DRAM）、GDDR存储器（例如，GDDR5、GDDR6）或HBM，和/或可以是非易失性存储器，诸如3D XPoint或Nano-Ram。

在一个实施例中，为了减少链路440上的数据业务，使用偏置技术来确保图形存储器433-434、M中存储的数据是将被图形处理引擎431-432、N最频繁地使用并且核460A-460D优选不使用（至少不频繁地使用）的数据。类似地，偏置机制试图使核（并且优选地不是图形处理引擎431-432、N）所需的数据保持在核的高速缓存462A-462D、456和***存储器411内。

图4C图示了其中加速器集成电路436集成在处理器407内的另一实施例。在该实施例中，图形处理引擎431-432、N经由接口437和接口435（再次，其可以利用任何形式的总线或接口协议）通过高速链路440与加速器集成电路436直接通信。加速器集成电路436可以执行与关于图4B所描述的那些操作相同的操作，但考虑到其紧密接近于一致性总线462和高速缓存462A-462D、426，可能以较高的吞吐量执行操作。

一个实施例支持不同的编程模型，其包括专用进程编程模型（没有图形加速模块虚拟化）和共享编程模型（具有虚拟化）。共享编程模型可以包括由加速器集成电路436控制的编程模型和由图形加速模块446控制的编程模型。

在专用进程模型的一个实施例中，图形处理引擎431-432、N在单个操作***下专用于单个应用或进程。该单个应用可以将其他应用请求汇集到图形引擎431-432、N，从而在VM/分区内提供虚拟化。

在专用进程编程模型中，图形处理引擎431-432、N可以由多个VM/应用分区共享。共享的模型要求***管理程序将图形处理引擎431-432、N虚拟化，以允许由每个操作***的访问。对于没有管理程序的单分区***，图形处理引擎431-432、N由操作***拥有（own）。在两个情况下，操作***可以将图形处理引擎431-432、N虚拟化以提供对每个进程或应用的访问。

对于共享编程模型，图形加速模块446或单独的图形处理引擎431-432、N使用进程句柄来选择进程元素。在一个实施例中，进程元素被存储在***存储器411中并且可使用本文中所描述的有效地址到实地址转换技术来寻址。进程句柄可以是在向图形处理引擎431-432、N登记它的上下文（即，调用***软件以向进程元素链表添加进程元素）时提供给主机进程的实现特定的值。进程句柄的较低16位可以是进程元素链表内的进程元素的偏移。

图4D图示了示例性加速器集成切片490。如本文中所使用的，“切片”包括加速器集成电路436的处理资源的指定部分。***存储器411内的应用有效地址空间482存储进程元素483。在一个实施例中，响应于来自在处理器407上执行的应用480的GPU调用481而存储进程元素483。进程元素483包含针对对应的应用480的进程状态。进程元素483中包含的工作描述符（WD）484可以是应用所请求的单个作业，或者可以包含指向作业队列的指针。在后面的情况下，WD 484是指向应用的地址空间482中的作业请求队列的指针。

图形加速模块446和/或单独的图形处理引擎431-432、N可以由***中的进程的全部或子集所共享。本发明的实施例包括用于建立进程状态并向图形加速模块446发送WD484以在虚拟化环境中开始作业的基础结构。

在一个实现中，专用进程编程模型是实现特定的。在该模型中，单个进程拥有图形加速模块446或单独的图形处理引擎431。因为图形加速模块446由单个进程拥有，所以管理程序针对拥有的分区来初始化加速器集成电路436，并且操作***在图形加速模块446被指派时针对拥有的进程来初始化加速器集成电路436。

在操作中，加速器集成切片490中的WD获取单元491获取下一个WD 484，所述下一个WD 484包括对要由图形加速模块446的图形处理引擎中的一个完成的工作的指示。来自WD 484的数据可以被存储在寄存器445中并由如所图示的MMU 439、中断管理电路447和/或上下文管理电路448使用。例如，MMU 439的一个实施例包括用于访问OS虚拟地址空间485内的段/页表486的段/页行走电路（walk circuitry）。中断管理电路447可以处理从图形加速模块446所接收的中断事件492。当执行图形操作时，由MMU 439将图形处理引擎431-432、N生成的有效地址493转换成实地址。

在一个实施例中，针对每个图形处理引擎431-432、N和/或图形加速模块446复制同一组寄存器445，并且可以由管理程序或操作***初始化该同一组寄存器445。这些复制的寄存器中的每个可以被包括在加速器集成切片490中。表1中示出了可以由管理程序初始化的示例性寄存器。

表1 - 管理程序初始化的寄存器

1	切片控制寄存器
		2	实地址（RA）调度的进程区域指针
3	权限屏蔽覆盖寄存器
		4	中断向量表条目偏移
5	中断向量表条目限制
		6	状态寄存器
7	逻辑分区ID
		8	实地址（RA）管理程序加速器利用记录指针
9	存储描述寄存器

表2中示出了可以由操作***初始化的示例性寄存器。

表2 - 操作***初始化的寄存器

1	进程和线程标识
		2	有效地址（EA）上下文保存/恢复指针
3	虚拟地址（VA）加速器利用记录指针
		4	虚拟地址（VA）存储段表指针
5	权限屏蔽
		6	工作描述符

在一个实施例中，每个WD 484特定于特定图形加速模块446和/或图形处理引擎431-432、N。其包含图形处理引擎431-432、N做其工作所需的所有信息，或者其可以是指向在其处应用已经建立要完成的工作的命令队列的存储器位置的指针。

图4E图示了共享模型的一个实施例的附加细节。该实施例包括其中存储了进程元素列表499的管理程序实地址空间498。管理程序实地址空间498可经由管理程序496来访问，所述管理程序496将用于操作***495的图形加速模块引擎虚拟化。

共享编程模型允许来自***中的分区的全部或子集的进程的全部或子集使用图形加速模块446。有两个编程模型，其中图形加速模块446由多个进程和分区共享：时间切片共享和图形定向共享。

在该模型中，***管理程序496拥有图形加速模块446并且使其功能对所有操作***495可用。为使图形加速模块446支持由***管理程序496进行的虚拟化，图形加速模块446可以遵守以下要求：1）应用的作业请求必须是自主的（即，不需要在作业之间维持状态），或者图形加速模块446必须提供上下文保存和恢复机制。2）图形加速模块446保证在指定时间量内完成应用的作业请求，包括任何转换故障，或者图形加速模块446提供抢占对作业的处理的能力。3）当以定向共享编程模型操作时，必须在进程之间保证图形加速模块446的公平性。

在一个实施例中，对于共享模型，要求应用480利用图形加速模块446类型、工作描述符（WD）、权限屏蔽寄存器（AMR）值以及上下文保存/恢复区域指针（CSRP）来做出操作***495***调用。图形加速模块446类型描述了用于***调用的目标加速功能。图形加速模块446类型可以是***特定的值。WD被特别针对图形加速模块446来格式化，并且可以采用以下形式：图形加速模块446命令、指向用户定义结构的有效地址指针、指向命令队列的有效地址指针、或用于描述要由图形加速模块446完成的工作的任何其他数据结构。在一个实施例中，AMR值是用于当前进程的AMR状态。传递给操作***的值与设置AMR的应用类似。如果加速器集成电路436和图形加速模块446的实现不支持用户权限屏蔽覆盖寄存器（UAMOR），则操作***可以在在管理程序调用中传递AMR之前向AMR值应用当前UAMOR值。在将AMR置于进程元素483中之前，管理程序496可以可选地应用当前权限屏蔽覆盖寄存器（AMOR）值。在一个实施例中，CSRP是寄存器445中的一个，其包含应用的地址空间482中的区域的有效地址以用于使图形加速模块446保存和恢复上下文状态。如果不要求在作业之间保存状态或当作业被抢占时，该指针是可选的。上下文保存/恢复区域可以是固定的（pinned）***存储器。

在接收到***调用时，操作***495可以验证应用480已注册并被给予使用图形加速模块446的权限。操作***495然后利用表3中示出的信息来调用管理程序496。

表3 - OS对管理程序调用参数

1	工作描述符（WD）
		2	（可能被屏蔽的）权限屏蔽寄存器（AMR）值
3	有效地址（EA）上下文保存/恢复区域指针（CSRP）
		4	进程ID（PID）和可选的线程ID（TID）
5	虚拟地址（VA）加速器利用记录指针（AURP）
		6	存储段表指针（SSTP）的虚拟地址
7	逻辑中断服务号（LISN）

在接收到管理程序调用时，管理程序496验证操作***495已注册并被给予使用图形加速模块446的权限。管理程序496然后将进程元素483放入针对对应的图形加速模块446类型的进程元素链表中。进程元素可以包括表4中示出的信息。

表4 - 进程元素信息

1	工作描述符（WD）
		2	（可能被屏蔽的）权限屏蔽寄存器（AMR）值
3	有效地址（EA）上下文保存/恢复区域指针（CSRP）
		4	进程ID（PID）和可选的线程ID（TID）
5	虚拟地址（VA）加速器利用记录指针（AURP）
		6	存储段表指针（SSTP）的虚拟地址
7	逻辑中断服务号（LISN）
		8	从管理程序调用参数导出的中断向量表
9	状态寄存器（SR）值
		10	逻辑分区ID（LPID）
11	实地址（RA）管理程序加速器利用记录指针
		12	存储描述符寄存器（SDR）

在一个实施例中，管理程序初始化多个加速器集成切片490寄存器445。

如图4F中所图示的，本发明的一个实施例采用可经由用于访问物理处理器存储器401-402和GPU存储器420-423的公用虚拟存储器地址空间来寻址的统一存储器。在该实现中，在GPU 410-413上执行的操作利用相同的虚拟/有效存储器地址空间来访问处理器存储器401-402，并且反之亦然，由此简化可编程性。在一个实施例中，将虚拟/有效地址空间的第一部分分配给处理器存储器401，将第二部分分配给第二处理器存储器402，将第三部分分配给GPU存储器420，以此类推。整个虚拟/有效存储器空间（有时称为有效地址空间）由此跨处理器存储器401-402和GPU存储器420-423中的每个分布，从而允许任何处理器或GPU利用映射到任何物理存储器的虚拟地址来访问该存储器。

在一个实施例中，MMU 439A-439E中的一个或多个内的偏置/一致性管理电路494A-494E确保主机处理器（例如，405）与GPU 410-413的高速缓存之间的高速缓存一致性，并且实现指示其中应当存储某些类型的数据的物理存储器的偏置技术。虽然在图4F中图示了偏置/一致性管理电路494A-494E的多个实例，但可以在一个或多个主机处理器405的MMU内和/或在加速器集成电路436内实现偏置/一致性电路。

一个实施例允许将GPU附接的存储器420-423映射为***存储器的部分，并使用共享虚拟存储器（SVM）技术进行访问，但不会遭受与全***高速缓存一致性相关联的典型性能缺陷。GPU附接的存储器420-423被作为***存储器来访问而没有繁重的高速缓存一致性开销的能力为GPU卸载提供有利的操作环境。该布置允许主机处理器405软件设置操作数并访问计算结果，而不具有传统I/O DMA数据拷贝的开销。此类传统拷贝涉及驱动器调用、中断和存储器映射的I/O（MMIO）访问，其相对于简单存储器访问来说都是低效的。同时，访问GPU附接的存储器420-423而没有高速缓存一致性开销的能力对于卸载计算的执行时间而言可能是关键的。例如，在具有大量流式写入存储器业务的情况下，高速缓存一致性开销可以显著减小由GPU 410-413看到的有效写入带宽。操作数设置的效率、结果访问的效率以及GPU计算的效率都在确定GPU卸载的效力中发挥作用。

在一个实现中，在GPU偏置与主机处理器偏置之间的选择由偏置***数据结构驱动。例如，可以使用偏置表，所述偏置表可以是每一GPU附接存储器页包括1或2位的页粒度结构（即，以存储器页的粒度来控制）。可以在一个或多个GPU附接存储器420-423的被偷存储器范围中实现偏置表，在GPU 410-413中具有或不具有偏置高速缓存（例如，以高速缓存频繁/最近使用的偏置表的条目）。替代地，可以在GPU内维持整个偏置表。

在一个实现中，在对GPU存储器的实际访问之前访问与对GPU附接存储器420-423的每次访问相关联的偏置表条目，从而引起以下操作。首先，将来自GPU 410-413的在GPU偏置中发现其页的本地请求直接转发到对应的GPU存储器420-423。（例如，通过如以上讨论的高速链路）将来自GPU的在主机偏置中发现其页的本地请求转发到处理器405。在一个实施例中，来自处理器405的在主机处理器偏置中发现所请求的页的请求完成像正常存储器读取那样的请求。替代地，可以将涉及GPU偏置页的请求转发给GPU 410-413。如果GPU当前未正在使用该页，则GPU然后可以将该页转换成主机处理器偏置。

可以通过基于软件的机制、基于硬件辅助的软件的机制，或者对于一组有限的情况基于纯硬件的机制，来改变页的偏置状态。

用于改变偏置状态的一个机制采用API调用（例如OpenCL），所述API调用继而调用GPU的设备驱动器，所述设备驱动器继而向GPU发送引导它改变偏置状态的消息（或将命令描述符入队），并且对于某些转换，在主机中执行高速缓存转储清除操作。高速缓存转储清除操作是从主机处理器405偏置到GPU偏置的转换所需的，但不是相反转换所需的。

在一个实施例中，通过暂时渲染主机处理器405不可高速缓存的GPU偏置页来维持高速缓存一致性。为了访问这些页，处理器405可以向GPU 410请求访问，所述GPU 410可能或可能不立即准予访问，这取决于实现。因此，为了减少处理器405与GPU 410之间的通信，有利的是确保GPU偏置页是GPU所需但不是主机处理器405所需的那些页，并且反之亦然。

图形处理流水线

图5图示了根据实施例的图形处理流水线500。在一个实施例中，图形处理器可以实现所图示的图形处理流水线500。图形处理器可以被包括在如本文中所描述的并行处理子***（诸如图2的并行处理器200）内，其在一个实施例中是图1的（多个）并行处理器112的变体。各种并行处理***可以经由如本文中所描述的并行处理单元（例如，图2的并行处理单元202）的一个或多个实例来实现图形处理流水线500。例如，着色器单元（例如，图3的图形多处理器234）可以被配置成执行顶点处理单元504、曲面细分控制处理单元508、曲面细分评估处理单元512、几何处理单元516和片段/像素处理单元524中的一个或多个的功能。数据组装器502，图元组装器506、514、518，曲面细分单元510，光栅化器522和光栅操作单元526的功能还可以由处理集群（例如，图3的处理集群214）内的其他处理引擎和对应的分区单元（例如，图2的分区单元220A-220N）来执行。图形处理流水线500还可以使用用于一个或多个功能的专用处理单元来实现。在一个实施例中，图形处理流水线500的一个或多个部分可以由通用处理器（例如，CPU）内的并行处理逻辑来执行。在一个实施例中，图形处理流水线500的一个或多个部分可以经由存储器接口528访问芯片上存储器（例如，如图2中的并行处理器存储器222），所述存储器接口528可以是图2的存储器接口218的实例。

在一个实施例中，数据组装器502是收集表面和图元的顶点数据的处理单元。数据组装器502然后向顶点处理单元504输出包括顶点属性的顶点数据。顶点处理单元504是可编程执行单元，所述可编程执行单元执行顶点着色器程序，从而如由顶点着色器程序所指定那样对顶点数据进行光照（lighting）和变换。顶点处理单元504读取在高速缓存、本地或***存储器中存储的供在处理顶点数据中使用的数据，并且可以被编程成将顶点数据从基于对象的坐标表示变换成世界空间坐标空间或归一化的设备坐标空间。

图元组装器506的第一实例从顶点处理单元504接收顶点属性。图元组装器506根据需要读取所存储的顶点属性并构造图形图元以用于由曲面细分控制处理单元508进行处理。图形图元包括如由各种图形处理应用编程接口（API）所支持的三角形、线段、点、补丁等。

曲面细分控制处理单元508将输入顶点视为针对几何补丁的控制点。所述控制点从来自补丁的输入表示（例如，补丁的基础）变换成适于在由曲面细分评估处理单元512进行的表面评估中使用的表示。曲面细分控制处理单元508还可以计算针对几何补丁的边缘的曲面细分因子。曲面细分因子适用于单个边缘，并量化与边缘相关联的依赖于视图的细节等级。曲面细分单元510被配置成接收针对补丁的边缘的曲面细分因子并将补丁细分成诸如线、三角形或四边形图元之类的多个几何图元，所述多个几何图元被传输到曲面细分评估处理单元512。曲面细分评估处理单元512对细分的补丁的参数化坐标进行运算以生成与几何图元相关联的每个顶点的顶点属性和表面表示。

图元组装器514的第二实例从曲面细分评估处理单元512接收顶点属性，根据需要读取所存储的顶点属性，并构造图形图元以用于由几何处理单元516处理。几何处理单元516是可编程执行单元，所述可编程执行单元执行几何着色器程序以如由几何着色器程序所指定那样变换从图元组装器514所接收的图形图元。在一个实施例中，几何处理单元516被编程成将图形图元细分成一个或多个新的图形图元并且计算用于将新的图形图元光栅化的参数。

在一些实施例中，几何处理单元516可以在几何流中添加或删除元素。几何处理单元516向图元组装器518输出指定新的图形图元的参数和顶点。图元组装器518从几何处理单元516接收参数和顶点，并构建图形图元以由视口缩放、拣选（cull）和剪辑（clip）单元520进行处理。几何处理单元516读取并行处理器存储器或***存储器中存储的数据以供在处理几何数据中使用。视口缩放、拣选和剪辑单元520执行剪辑、拣选和视口缩放，并向光栅化器522输出经处理的图形图元。

光栅化器522可以执行深度拣选和其他基于深度的优化。光栅化器522还对新图形图元执行扫描转换以生成片段并向片段/像素处理单元524输出那些片段和关联的覆盖数据。片段/像素处理单元524是被配置成执行片段着色器程序或像素着色器程序的可编程执行单元。片段/像素处理单元524变换从光栅化器522所接收的片段或像素，如由片段或像素着色器程序所指定的那样。例如，片段/像素处理单元524可以被编程成执行包括但不限于纹理映射、着色、混合、纹理校正和透视校正的操作，以产生输出到光栅操作单元526的着色片段或像素。片段/像素处理单元524可以读取并行处理器存储器或***存储器中存储的数据，以供在处理片段数据时使用。片段或像素着色器程序可以被配置成根据针对处理单元所配置的采样速率以样本、像素、图块或其他粒度进行着色。

光栅操作单元526是处理单元，其执行包括但不限于模板印刷、z检验、混合等的光栅操作，并且将像素数据作为经处理的图形数据输出以存储在图形存储器（例如，如图2中的并行处理器存储器222，和/或如图1中的***存储器104）中，以显示在一个或多个显示设备110上或者用于由一个或多个处理器102或（多个）并行处理器112中的一个进行进一步处理。在一些实施例中，光栅操作单元526被配置成压缩写入到存储器的z或颜色数据，并解压缩从存储器读取的z或颜色数据。

以上描述和附图将被看作是说明性而不是限制性的。本领域的技术人员将会理解，可对本文所述的实施例进行各种修改和改变，而没有背离如所附权利要求书中所阐述的本发明的更广义精神和范围。

在一些示例中，卷积神经网络（CNN）拓扑可转换使得其参数最好地适于目标平台（例如具有作为AVX 512的倍数的行大小的滤波器）。

参照图6A-6B，在一些示例中，训练模型610被导入模型优化器620，其可包括浮点（FP）量化器模块622、模型压缩器模块624和模型分析模块624。

模型优化器620生成部署读模型612以用于输入到推理引擎630，其包括用于深度学习神经网络的一个或多个数学内核库（MKL）632、634、开放VX机636以及用于深度学习网络或上下文独立CNN 638的一个或多个数学内核库。

实时验证数据614输入到应用逻辑640，其将数据转发到推理引擎630，并且从其中接收结果。推理引擎可在中央处理单元650、现场可编程门阵列（FPGA）652、CVE 654或GEN656中的一个或多个上执行。

如图6B所示，训练模型610可经受图修剪，以去除弱神经元，以便生成CPU优化代码的稀疏表示。此外，训练模型610可经受每IP的自动量化，使得模型经量化以适合数据类型。此外，操作可重排序，以最适合特定IP块，其变换具有作为AVX 512的倍数的行大小的内核。

参照图7A-7B，在一些示例中，K最近邻（KNN）算法的使用可以无需再训练而创建新卷积神经网络（CNN），但是再使用现有训练CNN，并且对它映射新对象。

在一些示例中，对梯度下降的备选方案可以更好地适用于特定问题。神经网络训练框架（例如Caffe、TensorFlow等）全部运行随机梯度下降，而不具有使用对于后向传播训练的不同优化的选项。

在一些示例中，开发者可向训练增加任何优化方法。基础HW也应当自动加速优化方法，无论是通过FPGA还是GPU。

机器学习概述

机器学习算法是可以基于一组数据来学习的算法。机器学习算法的实施例可以被设计成对数据集内的高级抽象进行建模。例如，图像识别算法可以用于确定给定的输入属于若干种类别中的哪一个；回归算法可以在给定输入的情况下输出数值；并且模式识别算法可以用于生成翻译文本或执行文本至语音和/或语音识别。

一个示例性类型的机器学习算法是神经网络。存在许多类型的神经网络；一个简单类型的神经网络是前馈网络。可将前馈网络实现为非循环图，其中节点被布置在层中。通常，前馈网络拓扑包括输入层和输出层，所述输入层和输出层通过至少一个隐藏层而分离。隐藏层将由输入层接收到的输入变换成对在输出层中生成输出有用的表示。网络节点经由边而全连接至相邻层中的节点，但每个层内的节点之间不存在边。在前馈网络的输入层的节点处接收的数据经由激活函数被传播（即，“前馈”）至输出层的节点，所述激活函数基于系数（“权重”）来计算网络中的每个连续层的节点的状态，所述系数分别与连接所述层的边中的每个相关联。取决于由执行的算法所表示的特定模型，来自神经网络算法的输出可以采取各种形式。

在可以使用机器学习算法对特定问题进行建模之前，使用训练数据集来训练该算法。训练神经网络涉及选择网络拓扑、使用表示通过网络建模的问题的一组训练数据，以及调整权重直到网络模型针对训练数据集的所有实例表现具有最小误差。例如，在用于神经网络的监督学习训练过程期间，将由网络响应于输入表示训练数据集中的实例而产生的输出与该实例的“正确的”经标记的输出相比较，计算表示输出与经标记的输出之间的差异的误差信号，并且当将误差信号向后传播穿过网络的层时，调整与连接相关联的权重以使误差最小化。当根据训练数据集的实例所生成的每个输出的误差被最小化时，网络被认为是“经训练的”。

机器学习算法的准确度可以被用于训练该算法的数据集的质量显著影响。训练过程可以是计算密集的，并且在常规通用处理器上可能需要大量时间。因此，使用并行处理硬件来训练许多类型的机器学习算法。这对于优化神经网络的训练是特别有用的，因为在调整神经网络中的系数时执行的计算本身自然地有助于并行实现。具体地，许多机器学习算法和软件应用已被适配成在通用图形处理设备内使用并行处理硬件。

图8是机器学习软件栈800的广义图。机器学习应用802可以被配置成使用训练数据集来训练神经网络或被配置成使用经训练的深度神经网络来实现机器智能。机器学习应用802可以包括可以被用于在部署之前训练神经网络的专门软件和/或神经网络的训练和推断功能。机器学习应用802可以实现任何类型的机器智能，包括但不限于图像识别、映射和定位、自主导航、语音合成、医学成像或语言翻译。

可以经由机器学习框架804使得能实现针对机器学习应用802的硬件加速。机器学习框架804可以提供机器学习图元库。机器学习图元是机器学习算法通常执行的基本操作。在没有机器学习框架804的情况下，将要求机器学习算法的开发者创建和优化与机器学习算法相关联的主要计算逻辑，然后在开发出新的并行处理器时重新优化该计算逻辑。相反，机器学习应用可以被配置成使用由机器学习框架804提供的图元来执行必要的计算。示例性图元包括张量卷积、激活函数以及池化，它们是在训练卷积神经网络（CNN）时执行的计算操作。机器学习框架804还可以提供图元以实现由许多机器学习算法执行的基本线性代数子程序，诸如矩阵和向量运算。

机器学习框架804可以处理从机器学习应用802接收的输入数据，并生成至计算框架806的适当输入。计算框架806可以使提供给GPGPU驱动器808的基本指令抽象化，以使得机器学习框架804能够经由GPGPU硬件810来利用硬件加速而不要求机器学习框架804非常熟悉GPGPU硬件810的架构。另外，计算框架806可以使得能实现跨多种类型和各代GPGPU硬件810的针对机器学习框架804的硬件加速。

GPGPU机器学习加速

图9图示了根据实施例的高度并行通用图形处理单元900。在一个实施例中，通用处理单元（GPGPU）900可以被配置成在处理与训练深度神经网络相关联的类型的计算工作负荷时特别高效。另外，GPGPU 900可以直接链接至GPGPU的其他实例以创建多GPU集群，以改进特别深的神经网络的训练速度。

GPGPU 900包括用于使得能实现与主机处理器的连接的主机接口902。在一个实施例中，主机接口902是PCI Express接口。然而，主机接口还可以是供应方特定的通信接口或通信结构。GPGPU 900从主机处理器接收命令，并使用全局调度器904将与那些命令相关联的执行线程分发给一组计算集群906A-H。计算集群906A-H共享高速缓冲存储器908。高速缓冲存储器908可以充当计算集群906A-H内的高速缓冲存储器中的高级高速缓存。

GPGPU 900包括存储器914A-B，所述存储器914A-B经由一组存储器控制器912A-B与计算集群906A-H耦合。在各种实施例中，存储器914A-B可以包括各种类型的存储器设备，包括动态随机存取存储器（DRAM）或图形随机存取存储器，诸如同步图形随机存取存储器（SGRAM），包括图形双数据速率（GDDR）存储器。在一个实施例中，存储器单元224A-224N还可包括3D堆叠式存储器，包括但不限于高带宽存储器（HBM）。

在一个实施例中，每个计算集群GPLAB06A-H包括一组图形多处理器，诸如图4A的图形多处理器400。计算集群的图形多处理器包括多个类型的整数和浮点逻辑单元，所述单元可以在一系列精度（包括适合于机器学习计算的精度）下执行计算操作。例如且在一个实施例中，计算集群906A-H中的每个中的浮点单元的至少一个子集可以被配置成执行16位或32位浮点运算，而浮点单元的不同子集可以被配置成执行64位浮点运算。

GPGPU 900的多个实例可以被配置成作为计算集群进行操作。由计算集群用于同步和数据交换的通信机制跨实施例变化。在一个实施例中，GPGPU 900的多个实例通过主机接口902来通信。在一个实施例中，GPGPU 900包括使GPGPU 900与GPU链路910耦合的I/O中枢909，所述GPU链路910使得能实现至GPGPU的其他实例的直接连接。在一个实施例中，GPU链路910耦合至专用GPU至GPU桥，所述桥使得能实现GPGPU 900的多个实例之间的通信和同步。在一个实施例中，GPU链路910与高速互连相耦合，以将数据传输至其他GPGPU或并行处理器和接收数据。在一个实施例中，GPGPU 900的多个实例位于单独的数据处理***中并且经由网络设备进行通信，所述网络设备可经由主机接口902来访问。在一个实施例中，除主机接口902之外或作为对主机接口902的替代，GPU链路910可以被配置成使得能实现至主机处理器的连接。

虽然GPGPU 900的所图示配置可以被配置成训练神经网络，但是一个实施例提供了GPGPU 900的替代配置，其可以被配置成用于部署在高性能或低功率推断平台内。在推断配置中，GPGPU 900包括相对于训练配置更少的计算集群906A-H。另外，与存储器914A-B相关联的存储器技术可能在推断配置与训练配置之间不同。在一个实施例中，GPGPU 900的推断配置可以支持推断特定的指令。例如，推断配置可以提供对一个或多个8位整数点积指令的支持，所述指令通常用在针对已部署的神经网络的推断操作期间。

图10图示了根据实施例的多GPU计算***1000。多GPU计算***1000可以包括处理器1002，所述处理器1002经由主机接口开关1004耦合至多个GPGPU 1006A-D。在一个实施例中，主机接口开关1004是将处理器1002耦合至PCI express总线的PCI express开关设备，处理器1002可以通过所述PCI express总线与该组GPGPU 1006A-D通信。所述多个GPGPU1006A-D中的每个可以是图9的GPGPU 900的实例。GPGPU 1006A-D可以经由一组高速点对点GPU至GPU链路1016互连。高速GPU至GPU链路可以经由专用GPU链路（诸如如图9中的GPU链路910）连接至GPGPU 1006A-D中的每个。P2P GPU链路1016使得能实现GPGPU 1006A-D中的每个之间的直接通信，而不要求通过处理器1002连接至的主机接口总线的通信。在GPU至GPU业务涉及P2P GPU链路的情况下，主机接口总线仍然可用于***存储器访问或例如经由一个或多个网络设备与多GPU计算***1000的其他实例通信。虽然在所图示的实施例中GPGPU1006A-D经由主机接口开关1004连接至处理器1002，但是在一个实施例中处理器1002包括对P2P GPU链路1016的直接支持并且可以直接连接至GPGPU 1006A-D。

机器学习神经网络实现

由本文中所描述的实施例提供的计算架构可以被配置成执行特别适合于训练和部署用于机器学习的神经网络的类型的并行处理。可以将神经网络概括为具有图表关系的功能的网络。如本领域中公知的，存在机器学习中所使用的多种类型的神经网络实现。一个示例性类型的神经网络是如先前描述的前馈网络。

第二个示例性类型的神经网络是卷积神经网络（CNN）。CNN是用于处理具有已知的网格状拓扑的数据（诸如图像数据）的专门前馈神经网络。因此，CNN通常用于计算视觉和图像识别应用，但它们也可用于其他类型的模式识别，诸如语音和语言处理。CNN输入层中的节点被组织成一组“滤波器”（由视网膜中发现的感受域激发的特征检测器），并且每一组滤波器的输出被传播至网络的连续层中的节点。用于CNN的计算包括将卷积数学运算应用于每个滤波器以产生该滤波器的输出。卷积是由两个函数执行以产生第三个函数的专门种类的数学运算，所述第三个函数是两个原始函数中的一个的修改版本。在卷积网络术语中，卷积的第一个函数可以被称为输入，而第二个函数可以被称为卷积核。输出可被称为特征映射。例如，至卷积层的输入可以是多维数据阵列，其定义输入图像的各种颜色分量。卷积核可以是多维参数阵列，其中通过针对神经网络的训练过程来适配所述参数。

递归神经网络（RNN）是一类包括层之间的反馈连接的前馈神经网络。RNN使得能实现通过跨神经网络的不同部分共享参数数据对序列数据进行建模。RNN的架构包括循环。循环表示变量的目前值在未来的时间对它自己的值的影响，因为来自RNN的输出数据的至少一部分被用作用于处理序列中的后续输入的反馈。由于语言数据可以包括的可变本质，该特征使RNN对语言处理特别有用。

以下描述的图呈现了示例性前馈、CNN和RNN网络，并且描述了用于分别训练和部署那些类型的网络中的每个的一般过程。将理解，这些描述就本文中所描述的任何特定实施例而论是示例性且非限制性的，并且一般而言可以将所图示的概念一般地应用于深度神经网络和机器学习技术。

以上描述的示例性神经网络可以用于执行深度学习。深度学习是使用深度神经网络进行的机器学习。与仅包括单个隐藏层的浅层神经网络相反，深度学习中使用的深度神经网络是由多个隐藏层组成的人工神经网络。训练更深的神经网络一般是更加计算密集的。然而，网络的附加隐藏层使得能实现多步模式识别，所述多步模式识别相对于浅层机器学习技术导致减少的输出误差。

深度学习中使用的深度神经网络通常包括前端网络以执行耦合至表示数学模型的后端网络的特征识别，所述数学模型可以基于提供给该模型的特征表示来执行操作（例如，对象分类、语音识别等）。深度学习使得能够执行机器学习，而不要求针对模型执行手工制作的特征工程。相反，深度神经网络可以基于输入数据内的统计结构或相关性来学习特征。所学习的特征可以被提供给数学模型，所述数学模型可以将所检测的特征映射成输出。网络使用的数学模型一般专门用于要执行的特定任务，并且不同的模型将用于执行不同的任务。

一旦将神经网络结构化，就可以将学习模型应用于网络以将网络训练成执行特定任务。学习模型描述如何调整模型内的权重以减少网络的输出误差。误差的反向传播是一个用于训练神经网络的常用方法。向网络呈现输入向量以用于进行处理。使用损失函数将网络的输出与期望的输出相比较，并且针对输出层中的每个神经元计算误差值。然后，向后传播误差值，直到每个神经元具有粗略地表示其对原始输出的贡献的关联误差值。网络然后可以使用诸如诸如随机梯度下降算法之类的算法从那些误差中学习，以更新神经网络的权重。

图11A-B图示了示例性卷积神经网络。图11A图示CNN内的各种层。如图11A中所示，用于对图像处理进行建模的示例性CNN可以接收输入1102，所述输入1102描述输入图像的红、绿和蓝（RGB）分量。输入1102可以由多个卷积层（例如，卷积层1104、卷积层1106）处理。来自所述多个卷积层的输出可以可选地由一组全连接层1108处理。全连接层中的神经元具有至前一层中的所有激活函数的全连接，如先前针对前馈网络所描述的。来自全连接层1108的输出可以用于从网络中生成输出结果。可以使用矩阵乘法而非卷积来计算全连接层1108内的激活。并非所有的CNN实现都使用全连接层1108。例如，在一些实现中，卷积层1106可以生成CNN的输出。

卷积层被稀疏地连接，这不同于全连接层1108中发现的传统神经网络配置。传统神经网络层被全连接，使得每个输出单元与每个输入单元交互。然而，卷积层被稀疏地连接，因为域的卷积的输出（而非域中的每个节点的相应状态值）被输入至后续层的节点，如所图示的。与卷积层相关联的核执行卷积运算，所述卷积运算的输出被发送至下一层。在卷积层内执行的降维是使得CNN能够进行缩放以处理大图像的一个方面。

图11B图示在CNN的卷积层内的示例性计算阶段。可以在卷积层1114的三个阶段中处理至CNN的卷积层的输入1112。这三个阶段可以包括卷积阶段1116、检测器阶段1118和池化阶段1120。卷积层1114然后可以将数据输出至连续的卷积层。网络的最后的卷积层可以生成输出特征映射数据或提供至全连接层的输入，例如以生成用于至CNN的输入的分类值。

在卷积阶段1116中并行执行若干个卷积，以产生一组线性激活。卷积阶段1116可以包括仿射变换，所述仿射变换是可以被指定为线性变换加平移的任何变换。仿射变换包括旋转、平移、缩放和这些变换的组合。卷积阶段计算连接至输入中的特定区域的函数（例如，神经元）的输出，所述特定区域可以被确定为与神经元相关联的局部区域。神经元计算神经元的权重与神经元连接至的局部输入中的区域之间的点积。来自卷积阶段1116的输出定义由卷积层1114的连续阶段处理的一组线性激活。

线性激活可以由检测器阶段1118处理。在检测器阶段1118中，每个线性激活由非线性激活函数处理。非线性激活函数增加整体网络的非线性性质，而不影响卷积层的感受域。可使用若干类型的非线性激活函数。一个特定类型是修正线性单元（ReLU），其使用被定义为f(x)=max(0,x)的激活函数，使得激活被在零处阈值化。

池化阶段1120使用池化函数，所述池化函数用附近的输出的概括统计来代替卷积层1106的输出。池化函数可以用于将平移不变性引入到神经网络中，使得对输入的小平移不改变池化输出。局部平移的不变性在其中输入数据中的特征的存在比该特征的精确位置更加重要的场景中可以是有用的。可以在池化阶段1120期间使用各种类型的池化函数，包括最大池化、平均池化和l2-范数池化。另外，一些CNN实现不包括池化阶段。相反，此类实现代替并且附加的卷积阶段相对于先前的卷积阶段具有增加的步幅。

来自卷积层1114的输出然后可以由下一层1122处理。下一层1122可以是附加的卷积层或是全连接层1108中的一个。例如，图11A的第一卷积层1104可以输出至第二卷积层1106，而第二卷积层可以输出至全连接层1108中的第一层。

图12图示了示例性递归神经网络1200。在递归神经网络（RNN）中，网络的先前状态影响网络的当前状态的输出。可以使用多种函数以多种方式来建立RNN。RNN的使用一般围绕着使用数学模型以基于先前的输入序列来预测未来。例如，RNN可用于执行统计语言建模以在给定先前的字序列的情况下预测即将到来的字。可以将所图示的RNN 1200描述为具有接收输入向量的输入层1202、用于实现递归函数的隐藏层1204、用于使得能实现先前状态的‘存储器’的反馈机制1205，以及用于输出结果的输出层1206。RNN 1200基于时间步长进行操作。经由反馈机制1205基于先前的时间步长来影响RNN在给定的时间步长处的状态。针对给定的时间步长，由先前状态和在当前时间步长处的输入来定义隐藏层1204的状态。在第一时间步长处的初始输入(x₁)可以由隐藏层1204处理。第二输入(x₂)可以由隐藏层1204使用在处理初始输入(x₁)期间所确定的状态信息来处理。可以将给定的状态计算为s _t = f (Ux _t + Ws _t-1 )，其中U和W是参数矩阵。函数f一般为非线性，诸如双曲正切函数（Tanh）或修正函数f(x) = max(0,x)的变体。然而，隐藏层1204中使用的特定数学函数可以根据RNN1200的特定实现细节而变化。

除所描述的基本CNN和RNN网络之外，还可使得能实现那些网络的变化。一个示例RNN变体是长短期记忆（LSTM）RNN。LSTM RNN能够学习对于处理较长的语言序列来说可能必要的长期依赖。CNN的变体是卷积深度信念网络，其具有类似于CNN的结构并且以类似于深度信念网络的方式受训练。深度信念网络（DBN）是由随机（随机的）变量的多个层组成的生成式神经网络。可以使用贪婪的无监督学习来逐层训练DBN。DBN的学习到的权重然后可以用于通过为神经网络确定一组最佳初始权重来提供预训练神经网络。

图13图示了深度神经网络的训练和部署。一旦已针对任务将给定的网络结构化，就使用训练数据集1302来训练神经网络。已开发出各种训练框架以使得能实现训练过程的硬件加速。例如，图8的机器学习框架804可被配置为训练框架1304。训练框架1304可以与未经训练的神经网络1306挂钩，并且使得能够使用本文中所描述的并行处理资源来训练未经训练的神经网以生成经训练的神经网1308。

为了开始训练过程，可随机地或通过使用深度信念网络进行预训练来选取初始权重。然后以监督或无监督的方式来执行训练循环。

监督学习是一种学习方法，其中诸如当训练数据集1302包括与输入的期望输出成对的该输入时，或者在训练数据集包括具有已知的输出的输入并且神经网络的输出被手动地分级的情况下，将训练作为调停操作来执行。网络处理输入并且将所产生的输出与一组预期或期望的输出相比较。然后通过***来反向传播误差。训练框架1304可以进行调整，以调整控制未经训练的神经网络1306的权重。训练框架1304可以提供工具来监视未经训练的神经网络1306多么好地朝着适合于基于已知的输入数据生成正确的答案的模型收敛。当调整网络的权重以改善由神经网络生成的输出时，训练过程反复地发生。训练过程可以继续，直到神经网络达到与经训练的神经网1308相关联的统计上期望的准确度。然后可以部署经训练的神经网络1308以实现任何数量的机器学习操作。

无监督学习是一种学习方法，其中网络试图使用未标记的数据来训练其本身。因此，针对无监督学习，训练数据集1302将包括输入数据而不具有任何关联的输出数据。未经训练的神经网络1306可以学习未标记的输入内的分组，并且可以确定个体输入如何与整体数据集相关。无监督训练可以用于生成自组织映射，所述自组织映射是一个类型的经训练的神经网络1307，其能够执行在降低数据维度中有用的操作。无监督训练还可以用于执行异常检测，所述异常检测允许标识输入数据集中偏离正常数据模式的数据点。

还可采用监督和无监督训练的变化。半监督学习是其中训练数据集1302包括相同分布的经标记数据和未标记数据的混合的技术。增量学习是监督学习的变体，其中连续地使用输入数据以进一步训练模型。增量学习使得经训练的神经网络1308能够适应于新数据1312，而不忘记在初始训练期间灌输在网络内的知识。

不管是监督的还是无监督的，用于特别深的神经网络的训练过程对于单个计算节点而言可能是过于计算密集的。可以使用计算节点的分布式网络而非使用单个计算节点来加速训练过程。

图14是图示分布式学习的框图。分布式学习是使用多个分布式计算节点来执行神经网络的监督或无监督训练的训练模型。分布式计算节点可以每个包括一个或多个主机处理器以及通用处理节点中的一个或多个，诸如如图900中的高度并行的通用图形处理单元900。如所图示的，分布式学习可以执行模型并行（parallelism）1402、数据并行1404或模型和数据并行1404的组合。

在模型并行1402中，分布式***中的不同计算节点可以针对单个网络的不同部分执行训练计算。例如，可以由分布式***的不同处理节点来训练神经网络的每层。模型并行的益处包括缩放到特别大的模型的能力。***与神经网络的不同层相关联的计算使得能够训练非常大的神经网络，其中所有层的权重将不被装配到单个计算节点的存储器中。在一些实例中，模型并行在执行大型神经网络的无监督训练中可以是特别有用的。

在数据并行1404中，分布式网络的不同节点具有模型的完整实例，并且每个节点接收数据的不同部分。然后组合来自不同节点的结果。虽然用于数据并行的不同方法是有可能的，但是数据并行训练方法都要求组合结果并使模型参数在每个节点之间同步的技术。用于组合数据的示例性方法包括参数求平均和基于更新的数据并行。参数求平均关于训练数据的子集上来训练每个节点，并且将全局参数（例如，权重、偏置）设置成来自每个节点的参数的平均值。参数求平均使用维持参数数据的中心参数服务器。基于更新的数据并行类似于参数求平均，除了传送对模型的更新而非将来自节点的参数传送到参数服务器。另外，可以以分散的方式执行基于更新的数据并行，其中更新被压缩并且在节点之间传送。

例如，可以在其中每个计算节点包括多个GPU的分布式***中实现经组合的模型和数据并行1406。每个节点可以具有模型的完整实例，其中每个节点内的单独的GPU用于训练模型的不同部分。

分布式训练相对于单个机器上的训练具有增加的开销。然而，本文中所描述的并行处理器和GPGPU可以各自实现用于减少分布式训练的开销的各种技术，包括用于使得能实现高带宽GPU至GPU数据传送和加速的远程数据同步的技术。

示例性机器学习应用

可以应用机器学习来解决多种技术问题，包括但不限于计算机视觉、自主驾驶和导航、语音识别以及语言处理。计算机视觉传统上已是机器学习应用的最活跃研究领域中的一个。计算机视觉的应用范围为从重现人类视觉能力（诸如识别脸）到创建新类别的视觉能力。例如，计算机视觉应用可以被配置成从视频中可见的物体中感生的振动来识别声波。并行处理器加速的机器学习使得能够使用比先前可行的训练数据集显著更大的训练数据集来训练计算机视觉应用，并且使得能够使用低功率并行处理器来部署推断***。

并行处理器加速的机器学***台中。

并行处理器加速的深度神经网络已使得能实现用于自动语音识别（ASR）的机器学习方法。ASR包括创建在给定输入声序列的情况下计算最可能的语言序列的函数。使用深度神经网络的加速的机器学习已使得能够代替先前用于ASR的隐马尔可夫模型（HMM）和高斯混合模型（GMM）。

并行处理器加速的机器学习还可以用于加速自然语言处理。自动学习程序可以使用统计推断算法以产生对于错误的或不熟悉的输入而言鲁棒的模型。示例性自然语言处理器应用包括人类语言之间的自动机器翻译。

可以将用于机器学***台分成训练平台和部署平台。训练平台一般是高度并行的，并且包括优化以加速多GPU单节点训练和多节点多GPU训练。适合于训练的示例性并行处理器包括图900的高度并行的通用图形处理单元900和图1000的多GPU计算***1000。相反，部署的机器学习平台一般包括适合于在诸如相机、自主机器人和自主运载工具之类的产品中使用的低功率并行处理器。

图15图示了适合于使用经训练的模型来执行推断的示例性推断片上***（SOC）1500。SOC 1500可以对处理部件进行集成，所述处理部件包括媒体处理器1502、视觉处理器1504、GPGPU 1506和多核处理器1508。SOC 1500可以另外包括片上存储器1505，所述片上存储器1505可以使得能实现可由处理部件中的每个访问的共享片上数据池。可以针对低功率操作来优化处理部件，以使得能够部署至多种机器学习平台，包括自主运载工具和自主机器人。例如，可以将SOC 1500的一个实现用作用于自主运载工具的主控制***的一部分。在SOC 1500被配置成供自主运载工具中使用的情况下，SOC被设计和配置成用于符合部署管辖权的相关功能安全标准。

在操作期间，媒体处理器1502和视觉处理器1504可以一致地工作以加速计算机视觉操作。媒体处理器1502可以使得能实现对多个高分辨率（例如，4K、8K）视频流的低等待时间解码。可以将已解码的视频流写入到片上存储器1505中的缓冲器。视觉处理器1504然后可以在使用经训练的图像识别模型来处理已解码的视频的帧的准备中解析已解码的视频并且对已解码的视频的帧执行初步处理操作。例如，视觉处理器1504可以加速用来对高分辨率视频数据执行图像识别的用于CNN的卷积运算，而后端模型计算由GPGPU 1506执行。

多核处理器1508可以包括控制逻辑，以帮助由媒体处理器1502和视觉处理器1504执行的共享存储器操作以及数据传送的定序和同步。多核处理器1508还可以充当应用处理器，以执行可以使用GPGPU 1506的推断计算能力的软件应用。例如，可以以在多核处理器1508上执行的软件中实现导航和驾驶逻辑的至少一部分。此类软件可以直接向GPGPU 1506发布计算工作负荷，或可以将计算工作负荷发布给多核处理器1508，所述多核处理器1508可以将那些操作的至少一部分卸载到GPGPU 1506。

GPGPU 1506可以包括计算集群，诸如高度并行的通用图形处理单元900内的计算集群906A-906H的低功率配置。GPGPU 1506内的计算集群可以支持被特别优化以对经训练的神经网络执行推断计算的指令。例如，GPGPU 1506可以支持用于执行低精度计算（诸如8位和4位整数向量运算）的指令。

附加的示例性图形处理***

以上描述的实施例的细节可以被结合在以下描述的图形处理***和设备内。图16-29的图形处理***和设备图示了可以实现以上描述的技术中的任何和全部技术的替代***和图形处理硬件。

附加的示例性图形处理***概述

图16是根据实施例的处理***1600的框图。在各种实施例中，***1600包括一个或多个处理器1602以及一个或多个图形处理器1608，并且可以是单处理器台式***、多处理器工作站***或具有大量处理器1602或处理器核1607的服务器***。在一个实施例中，***1600是被结合于片上***（SoC）集成电路内的供在移动设备、手持式设备或嵌入式设备中使用的处理平台。

***1600的实施例可以包括基于服务器的游戏平台、游戏控制台，其包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台或在线游戏控制台，或被结合于它们内。在一些实施例中，***1600是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理***1600还可以包括可穿戴设备（诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备或虚拟现实设备）、与所述可穿戴设备耦合、或者集成在所述可穿戴设备内。在一些实施例中，数据处理***1600是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器1602以及由一个或多个图形处理器1608生成的图形界面。

在一些实施例中，所述一个或多个处理器1602每个包括用于处理指令的一个或多个处理器核1607，所述指令在被执行时实行用于***和用户软件的操作。在一些实施例中，所述一个或多个处理器核1607中的每个被配置成处理特定的指令集1609。在一些实施例中，指令集1609可以促进复杂指令集计算（CISC）、精简指令集计算（RISC）、或经由超长指令字（VLIW）的计算。多个处理器核1607可以每个处理不同的指令集1609，所述指令集1609可以包括用于促进对其他指令集的仿真的指令。处理器核1607还可以包括其他处理设备，诸如数字信号处理器（DSP）。

在一些实施例中，处理器1602包括高速缓冲存储器1604。取决于架构，处理器1602可以具有单个内部高速缓存或多个内部高速缓存级别。在一些实施例中，在处理器1602的各种部件之间共享高速缓冲存储器。在一些实施例中，处理器1602还使用外部高速缓存（例如，3级（L3）高速缓存或末级高速缓存（LLC））（未示出），可以使用已知的高速缓存一致性技术在处理器核1607之间共享所述外部高速缓存。寄存器堆1606被另外包括在处理器1602中，其可以包括用于存储不同类型的数据的不同类型的寄存器（例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器）。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器1602的设计。

在一些实施例中，处理器1602与处理器总线1610耦合以在处理器1602与***1600中的其他部件之间传输通信信号，诸如地址、数据、或控制信号。在一个实施例中，***1600使用示例性‘中枢’***架构，包括存储器控制器中枢1616和输入输出（I/O）控制器中枢1630。存储器控制器中枢1616促进存储器设备与***1600的其他部件之间的通信，而I/O控制器中枢（ICH）1630经由本地I/O总线提供到I/O设备的连接。在一个实施例中，存储器控制器中枢1616的逻辑集成在处理器内。

存储器设备1620可以是动态随机存取存储器（DRAM）设备、静态随机存取存储器（SRAM）设备、闪存设备、相变存储器设备、或具有合适的性能以充当进程存储器的某个其他存储器设备。在一个实施例中，存储器设备1620可作为***1600的***存储器进行操作，以存储数据1622和指令1621供在所述一个或多个处理器1602执行应用或进程时使用。存储器控制器中枢1616还与可选的外部图形处理器1612耦合，所述可选的外部图形处理器1612可以与处理器1602中的所述一个或多个图形处理器1608通信以执行图形和媒体操作。

在一些实施例中，ICH 1630使得***设备能够经由高速I/O总线连接至存储器设备1620和处理器1602。I/O***设备包括但不限于音频控制器1646、固件接口1628、无线收发机1626（例如，Wi-Fi、蓝牙）、数据存储设备1624（例如，硬盘驱动器、闪存等）、以及用于将遗留（例如，个人***2（PS/2））设备耦合至该***的遗留I/O控制器1640。一个或多个通用串行总线（USB）控制器1642连接输入设备，诸如键盘和鼠标1644组合。网络控制器1634还可以与ICH 1630耦合。在一些实施例中，高性能网络控制器（未示出）与处理器总线1610耦合。将领会，所示出的***1600是示例性的而非限制性的，因为还可以使用不同地配置的其他类型的数据处理***。例如，I/O控制器中枢1630可以集成在所述一个或多个处理器1602内，或者存储器控制器中枢1616和I/O控制器中枢1630可以集成到分立的外部图形处理器（诸如外部图形处理器1612）中。

图17是处理器1700的实施例的框图，其具有一个或多个处理器核1702A-1702N、集成存储器控制器1714、以及集成图形处理器1708。图17的具有与本文中的任何其他图的元件相同的参考号（或名称）的那些元件可以以与在本文中的其他地方描述的方式类似的任何方式进行操作或起作用，但不限于这样。处理器1700可以包括多达且包括由虚线框表示的附加核1702N的附加核。处理器核1702A-1702N中的每个包括一个或多个内部高速缓存单元1704A-1704N。在一些实施例中，每个处理器核还能够访问一个或多个共享高速缓存单元1706。

内部高速缓存单元1704A-1704N和共享高速缓存单元1706表示处理器1700内的高速缓冲存储器层级结构。高速缓冲存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级（L2）、3级（L3）、4级（L4）、或其他级的高速缓存，其中在外部存储器之前的最高级的高速缓存被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各种高速缓存单元1706与1704A-1704N之间的一致性。

在一些实施例中，处理器1700还可以包括***代理核1710和一个或多个总线控制器单元1716的集合。所述一个或多个总线控制器单元1716管理一组***总线，诸如一个或多个***部件互连总线（例如，PCI、PCI Express）。***代理核1710提供针对各种处理器部件的管理功能。在一些实施例中，***代理核1710包括一个或多个集成存储器控制器1714，用于管理对（未示出的）各种外部存储器设备的访问。

在一些实施例中，处理器核1702A-1702N中的一个或多个包括对进行同步多线程的支持。在此类实施例中，***代理核1710包括用于在多线程处理期间协调和操作处理器核1702A-1702N的部件。***代理核1710可以另外包括功率控制单元（PCU），所述功率控制单元包括用于调节处理器核1702A-1702N以及图形处理器1708的功率状态的逻辑和部件。

在一些实施例中，处理器1700另外包括用于执行图形处理操作的图形处理器1708。在一些实施例中，图形处理器1708与一组共享高速缓存单元1706和***代理核1710耦合，所述***代理核1710包括所述一个或多个集成存储器控制器1714。在一些实施例中，显示控制器1711与图形处理器1708耦合以将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器1711可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器1708或***代理核1710内。

在一些实施例中，基于环的互连单元1712用于耦合处理器1700的内部部件。然而，可以使用替代的互连单元，诸如点对点互连、切换式互连、或其他技术，包括本领域中公知的技术。在一些实施例中，图形处理器1708经由I/O链路1713与环形互连1712耦合。

示例性I/O链路1713表示多种I/O互连中的至少一种，包括促进各种处理器部件与高性能嵌入式存储器模块1718（诸如eDRAM模块）之间的通信的封装上I/O互连。在一些实施例中，处理器核1702A-1702N中的每个处理器核以及图形处理器1708将嵌入式存储器模块1718用作共享的末级高速缓存。

在一些实施例中，处理器核1702A-1702N是执行相同指令集架构的同构核。在另一实施例中，处理器核1702A-1702N在指令集架构（ISA）方面是异构的，其中处理器核1702A-1702N中的一个或多个执行第一指令集，而其他核中的至少一个执行第一指令集的子集或不同的指令集。在一个实施例中，处理器核1702A-1702N在微架构方面是异构的，其中具有相对较高功率消耗的一个或多个核与具有较低功率消耗的一个或多个功率核耦合。另外，处理器1700可以被实现在一个或多个芯片上或者被实现为除其他部件之外还具有所图示的部件的SoC集成电路。

图18是图形处理器1800的框图，所述图形处理器1800可以是分立的图形处理单元、或者可以是与多个处理核一起集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的存储器映射的I/O接口并且利用被放置到处理器存储器中的命令进行通信。在一些实施例中，图形处理器1800包括用于访问存储器的存储器接口1814。存储器接口1814可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到***存储器的接口。

在一些实施例中，图形处理器1800还包括用于将显示输出数据驱动到显示设备1820的显示控制器1802。显示控制器1802包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户界面元素的组成。在一些实施例中，图形处理器1800包括用于对媒体进行编码、解码或者向一个或多个媒体编码格式、从一个或多个媒体编码格式或在一个或多个媒体编码格式之间对媒体进行转码的视频编解码器引擎1806，所述一个或多个媒体编码格式包括但不限于运动图像专家组（MPEG）格式（诸如MPEG-2）、高级视频编码（AVC）格式（诸如H.264/MPEG-4 AVC）、以及电影&电视工程师协会（SMPTE）421 M/VC-1和联合图像专家组（JPEG）格式（诸如JPEG、以及运动JPEG（MJPEG）格式）。

在一些实施例中，图形处理器1800包括用于执行包括例如位边界块传送的二维（2D）光栅化器操作的块图像传送（BLIT）引擎1804。然而，在一个实施例中，使用图形处理引擎（GPE）1810的一个或多个部件执行2D图形操作。在一些实施例中，GPE 1810是用于执行图形操作的计算引擎，所述图形操作包括三维（3D）图形操作和媒体操作。

在一些实施例中，GPE 1810包括用于执行3D操作的3D流水线1812，所述3D操作诸如使用对3D图元形状（例如，矩形、三角形等）起作用的处理功能来渲染三维图像和场景。3D流水线1812包括可编程且固定的功能元件，所述可编程且固定的功能元件执行元件内的各种任务和/或向3D/媒体子***1815大量产生（spawn）执行线程。虽然3D流水线1812可以用于执行媒体操作，但是GPE 1810的实施例还包括媒体流水线1816，所述媒体流水线1816特别地用于执行媒体操作，诸如视频后处理和图像增强。

在一些实施例中，媒体流水线1816包括固定功能或可编程逻辑单元，以代替、或代表视频编解码器引擎1806来执行一个或多个专门的媒体操作，诸如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，媒体流水线1816另外包括线程大量产生单元以大量产生用于在3D/媒体子***1815上执行的线程。所大量产生的线程为在3D/媒体子***1815中所包括的一个或多个图形执行单元上的媒体操作执行计算。

在一些实施例中，3D/媒体子***1815包括用于执行通过3D流水线1812和媒体流水线1816大量产生的线程的逻辑。在一个实施例中，流水线向3D/媒体子***1815发送线程执行请求，所述3D/媒体子***1815包括用于仲裁各种请求并将各种请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元的阵列。在一些实施例中，3D/媒体子***1815包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子***还包括共享存储器（包括寄存器和可寻址存储器）以在线程之间共享数据和存储输出数据。

图形处理引擎

图19是依照一些实施例的图形处理器的图形处理引擎1910的框图。在一个实施例中，图形处理引擎（GPE）1910是图18中示出的GPE 1810的一个版本。图19的具有与本文中的任何其他图的元件相同的参考号（或名称）的元件可以以与在本文中的其他地方描述的方式类似的任何方式进行操作或起作用，但不限于这样。例如，图示了图18的3D流水线1812和媒体流水线1816。媒体流水线1816在GPE 1910的一些实施例中是可选的，并且可能没有显式地包括在GPE 1910内。例如并且在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE 1910。

在一些实施例中，GPE 1910与命令流送器1903耦合或包括命令流送器1903，所述命令流送器1903向3D流水线1812和/或媒体流水线1816提供命令流。在一些实施例中，命令流送器1903与存储器耦合，所述存储器可以是***存储器、或内部高速缓冲存储器和共享高速缓冲存储器中的一个或多个。在一些实施例中，命令流送器1903从存储器接收命令并将命令发送至3D流水线1812和/或媒体流水线1816。所述命令是从存储用于3D流水线1812和媒体流水线1816的命令的环形缓冲器获取的指示。在一个实施例中，环形缓冲器另外可以包括存储多个命令的批次的批命令缓冲器。用于3D流水线1812的命令还可以包括对存储器中存储的数据的引用，所述数据诸如但不限于用于3D流水线1812的顶点和几何数据和/或用于媒体流水线1816的图像数据和存储器对象。3D流水线1812和媒体流水线1816通过经由相应流水线内的逻辑来执行操作或者通过将一个或多个执行线程分派至图形核阵列1914而处理命令和数据。

在各种实施例中，3D流水线1812可以通过处理指令并将执行线程分派给图形核阵列1914来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列1914提供统一的执行资源块。图形核阵列1914内的多用途执行逻辑（例如，执行单元）包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同时的执行线程。

在一些实施例中，图形核阵列1914还包括用于执行诸如视频和/或图像处理之类的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元另外包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图16的（多个）处理器核1607或如图17中的处理器核1702A-1702N内的通用逻辑并行地或结合地执行处理操作。

由在图形核阵列1914上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器（URB）1918中的存储器。URB 1918可以为多个线程存储数据。在一些实施例中，URB1918可以用于在图形核阵列1914上执行的不同线程之间发送数据。在一些实施例中，URB1918可以另外用于共享功能逻辑1920内的固定功能逻辑与图形核阵列上的线程之间的同步。

在一些实施例中，图形核阵列1914是可缩放的，使得所述阵列包括可变数量的图形核，每个具有基于GPE 1910的目标功率和性能级别的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，使得可以根据需要来启用或禁用执行资源。

图形核阵列1914与共享功能逻辑1920耦合，所述共享功能逻辑1920包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑1920内的共享功能是向图形核阵列1914提供专门的补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑1920包括但不限于采样器1921、数学1922和线程间通信（ITC）1923逻辑。另外，一些实施例实现共享功能逻辑1920内的一个或多个高速缓存1925。在针对给定的专门的功能的需求不足以包含在图形核阵列1914内的情况下实现共享功能。替代地，该专门的功能的单个例示被实现为共享功能逻辑1920中的独立实体并且在图形核阵列1914内的执行资源之间共享。在图形核阵列1914之间共享并被包括在图形核阵列1914内的一组精确的功能在实施例之间变化。

图20是图形处理器2000的另一实施例的框图。图20的具有与本文中的任何其他图的元件相同的参考号（或名称）的元件可以以与在本文中的其他地方描述的方式类似的任何方式进行操作或起作用，但不限于这样。

在一些实施例中，图形处理器2000包括环形互连2002、流水线前端2004、媒体引擎2037、以及图形核2080A-2080N。在一些实施例中，环形互连2002将图形处理器耦合至其他处理单元，所述其他处理单元包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理***内的许多处理器中的一个。

在一些实施例中，图形处理器2000经由环形互连2002接收多批命令。传入命令由流水线前端2004中的命令流送器2003来解译。在一些实施例中，图形处理器2000包括用于经由（多个）图形核2080A-2080N执行3D几何处理和媒体处理的可缩放的执行逻辑。对于3D几何处理命令，命令流送器2003将命令供应至几何流水线2036。针对至少一些媒体处理命令，命令流送器2003将命令供应至视频前端2034，所述视频前端2034与媒体引擎2037耦合。在一些实施例中，媒体引擎2037包括用于视频和图像后处理的视频质量引擎（VQE）2030以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码（MFX）2033引擎。在一些实施例中，几何流水线2036和媒体引擎2037各自针对由至少一个图形核2080A提供的线程执行资源生成执行线程。

在一些实施例中，图形处理器2000包括以模块化核2080A-2080N（有时被称为核切片）为特色的可缩放的线程执行资源，所述模块化核2080A-2080N中的每个具有多个子核2050A-550N、2060A-2060N（有时被称为核子切片）。在一些实施例中，图形处理器2000可以具有任何数量的图形核2080A至2080N。在一些实施例中，图形处理器2000包括图形核2080A，所述图形核2080A至少具有第一子核2050A和第二子核2060A。在其他实施例中，图形处理器是具有单个子核（例如，2050A）的低功率处理器。在一些实施例中，图形处理器2000包括多个图形核2080A-2080N，每个包括一组第一子核2050A-2050N和一组第二子核2060A-2060N。该组第一子核2050A-2050N中的每个子核至少包括第一组执行单元2052A-2052N和媒体/纹理采样器2054A-2054N。该组第二子核2060A-2060N中的每个子核至少包括第二组执行单元2062A-2062N和采样器2064A-2064N。在一些实施例中，每个子核2050A-2050N、2060A-2060N共享一组共享资源2070A-2070N。在一些实施例中，所述共享资源包括共享高速缓冲存储器和像素操作逻辑。其他共享资源也可以被包括在图形处理器的各种实施例中。

执行单元

图21图示了线程执行逻辑2100，所述线程执行逻辑2100包括在GPE的一些实施例中采用的处理元件的阵列。图21的具有与本文中的任何其他图的元件相同的参考号（或名称）的元件可以以与在本文中的其他地方描述的方式类似的任何方式进行操作或起作用，但不限于这样。

在一些实施例中，线程执行逻辑2100包括着色器处理器2102、线程分派器2104、指令高速缓存2106、包括多个执行单元2108A-2108N的可缩放的执行单元阵列、采样器2110、数据高速缓存2112、以及数据端口2114。在一个实施例中，可缩放的执行单元阵列可以通过基于工作负荷的计算要求来启用或禁用一个或多个执行单元（例如，执行单元2108A、2108B、2108C、2108D至2108N-1和2108N中的任何）来动态地缩放。在一个实施例中，所包括的部件经由互连结构而互连，所述互连结构链接到部件中的每个部件。在一些实施例中，线程执行逻辑2100包括通过指令高速缓存2106、数据端口2114、采样器2110、以及执行单元2108A-2108N中的一个或多个到存储器（诸如***存储器或高速缓冲存储器）的一个或多个连接。在一些实施例中，每个执行单元（例如，2108A）是能够执行多个同时的硬件线程同时针对每个线程并行地处理多个数据元素的独立可编程通用计算单元。在各种实施例中，执行单元2108A-2108N的阵列是可缩放的以包括任何数量的单独执行单元。

在一些实施例中，执行单元2108A-2108N主要用于执行着色器程序。着色器处理器2102可以处理各种着色器程序并且经由线程分派器2104分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在执行单元2108A-2108N中的一个或多个执行单元上实例化所请求的线程的逻辑。例如，几何流水线（例如，图20的2036）可以将顶点、曲面细分或几何着色器分派至线程执行逻辑2100（图21）以用于处理。在一些实施例中，线程分派器2104还可处理来自执行着色器程序的运行时线程大量产生请求。

在一些实施例中，执行单元2108A-2108N支持包括对许多标准3D图形着色器指令的本机支持的指令集，使得以最小的转换来执行来自图形库（例如，Direct 3D和OpenGL）的着色器程序。执行单元支持顶点和几何处理（例如，顶点程序、几何程序、顶点着色器）、像素处理（例如，像素着色器、片段着色器）以及通用处理（例如，计算和媒体着色器）。执行单元2108A-2108N中的每个都有多发布单指令多数据（SIMD）执行的能力，并且多线程操作使得在面对较高等待时间的存储器访问时能实现高效执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和关联的独立线程状态。对于有整数、单和双精度浮点运算、SIMD分支能力、逻辑运算、超越运算和其他杂项运算能力的流水线，执行是每一时钟的多发布。在等待来自存储器或共享功能中的一个的数据时，执行单元2108A-2108N内的依赖逻辑使等待线程休眠，直到所请求的数据已返回。当等待线程正在休眠时，硬件资源可能会被专门用于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行像素着色器、片段着色器或包括不同顶点着色器的另一类型的着色器程序的操作。

执行单元2108A-2108N中的每个执行单元对数据元素的阵列进行操作。数据元素的数量是“执行大小”、或用于指令的通道的数量。执行通道是用于数据元素访问、屏蔽和指令内的流控制的执行的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元（ALU）或浮点单元（FPU）的数量无关。在一些实施例中，执行单元2108A-2108N支持整数和浮点数据类型。

执行单元指令集包括SIMD指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当对256位宽的向量进行运算时，该256位的向量被存储在寄存器中并且执行单元按照四个单独的64位压缩数据元素（四倍字长（QW）大小的数据元素）、八个单独的32位压缩数据元素（双字（DW）大小的数据元素）、十六个单独的16位压缩数据元素（字（W）大小的数据元素）、或三十二个单独的8位数据元素（字节（B）大小的数据元素）对该向量进行运算。然而，不同的向量宽度和寄存器大小是可能的。

一个或多个内部指令高速缓存（例如，2106）被包括在线程执行逻辑2100中以高速缓存用于执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存（例如，2112）被包括用于在线程执行期间高速缓存线程数据。在一些实施例中，采样器2110被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器2110包括专门的纹理或媒体采样功能，以在向执行单元提供采样数据之前在采样过程期间处理纹理或媒体数据。

在执行期间，图形和媒体流水线经由线程大量产生和分派逻辑向线程执行逻辑2100发送线程发起请求。一旦一组几何对象已经被处理并被光栅化成像素数据，着色器处理器2102内的像素处理器逻辑（例如，像素着色器逻辑、片段着色器逻辑等）就被调用以进一步计算输出信息并且使得结果被写入到输出表面（例如，颜色缓冲器、深度缓冲器、模板印刷缓冲器等）。在一些实施例中，像素着色器或片段着色器计算要跨经光栅化对象来内插的各种顶点属性的值。在一些实施例中，着色器处理器2102内的像素处理器逻辑然后执行应用编程接口（API）供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器2102经由线程分派器2104将线程分派至执行单元（例如，2108A）。在一些实施例中，像素着色器2102使用采样器2110中的纹理采样逻辑来访问存储器中所存储的纹理映射中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素以免进一步处理。

在一些实施例中，数据端口2114提供存储器访问机制，供线程执行逻辑2100将经处理的数据输出至存储器以用于在图形处理器输出流水线上进行处理。在一些实施例中，数据端口2114包括或耦合至一个或多个高速缓冲存储器（例如，数据高速缓存2112），以经由数据端口来高速缓存数据用于存储器访问。

图22是图示了根据一些实施例的图形处理器指令格式2200的框图。在一个或多个实施例中，图形处理器执行单元支持具有采用多个格式的指令的指令集。实线框图示了一般被包括在执行单元指令中的分量，而虚线包括可选的或仅被包括在指令的子集中的分量。在一些实施例中，所描述和图示的指令格式2200是宏指令，因为它们是供应至执行单元的指令，与一旦指令被处理由指令解码引起的微操作相反。

在一些实施例中，图形处理器执行单元本机地支持采用128位指令格式2210的指令。基于所选指令、指令选项和操作数的数量，64位压缩指令格式2230可用于一些指令。本机128位指令格式2210提供对所有指令选项的访问，而一些选项和操作限制在64位格式2230中。64位格式2230中可用的本机指令因实施例而不同。在一些实施例中，使用索引字段2213中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来引用一组压缩表，并使用压缩表输出来重构采用128位指令格式2210的本机指令。

针对每个格式，指令操作码2212定义执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每个指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同时添加操作，所述每个颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每个指令。在一些实施例中，指令控制字段2214使得能实现控制某些执行选项，诸如通道选择（例如，预测）以及数据通道排序（例如，拌和）。针对采用128位指令格式2210的指令，执行大小字段2216限制了将并行执行的数据通道的数量。在一些实施例中，执行大小字段2216不可用于在64位压缩指令格式2230中使用。

一些执行单元指令具有多达三个操作数，包括两个源操作数src0 2220、src12222和一个目的地2218。在一些实施例中，执行单元支持双目的地指令，其中目的地中的一个是隐式的。数据操纵指令可以具有第三源操作数（例如，SRC2 2224），其中指令操作码2212确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的立即（例如，硬编码）值。

在一些实施例中，128位指令格式2210包括访问/寻址模式字段2226，所述访问/寻址模式字段2226指定例如是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令中的位来提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式2210包括访问/寻址模式字段2226，所述访问/寻址模式字段2226指定指令的寻址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持包括16字节对齐的访问模式和1字节对齐的访问模式的访问模式，其中访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令可以将字节对齐的寻址用于源操作数和目的地操作数，并且当在第二模式中时，指令可以将16字节对齐的寻址用于所有源操作数和目的地操作数。

在一个实施例中，访问/寻址模式字段2226的寻址模式部分确定指令要使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码2212位字段对指令进行分组以简化操作码解码2240。针对8位操作码，第4、5和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组2242包括数据移动和逻辑指令（例如，移动（mov）、比较（cmp））。在一些实施例中，移动和逻辑操作码组2242共享五个最高有效位（MSB），其中移动（mov）指令采用0000xxxxb的形式并且逻辑指令采用0001xxxxb的形式。流控制指令组2244（例如，调用、跳（jmp））包括采用0010xxxxb（例如，0x20）形式的指令。杂项指令组2246包括指令的混合，包括采用0011xxxxb（例如，0x30）形式的同步指令（例如，等待、发送）。并行数学指令组2248包括采用0100xxxxb（例如，0x40）形式的分量方面的算术指令（例如，加、乘（mul））。并行数学组2248跨数据通道并行地执行算术运算。向量数学组2250包括采用0101xxxxb（例如，0x50）形式的算术指令（例如，dp4）。向量数学组对向量操作数执行算术，诸如点积计算。

图形流水线

图23是图形处理器2300的另一实施例的框图。图23的具有与本文中的任何其他图的元件相同的参考号（或名称）的元件可以以与在本文中的其他地方描述的方式类似的任何方式进行操作或起作用，但不限于这样。

在一些实施例中，图形处理器2300包括图形流水线2320、媒体流水线2330、显示引擎2340、线程执行逻辑2350、以及渲染输出流水线2370。在一些实施例中，图形处理器2300是包括一个或多个通用处理核的多核处理***内的图形处理器。图形处理器由至（未示出的）一个或多个控制寄存器的寄存器写入来控制或者经由通过环形互连2302发布到图形处理器2300的命令来控制。在一些实施例中，环形互连2302将图形处理器2300耦合至其他处理部件，诸如其他图形处理器或通用处理器。来自环形互连2302的命令由命令流送器2303来解译，所述命令流送器2303将指令供应到图形流水线2320或媒体流水线2330的单独部件。

在一些实施例中，命令流送器2303引导顶点获取器2305的操作，所述顶点获取器2305从存储器读取顶点数据并执行由命令流送器2303所提供的顶点处理命令。在一些实施例中，顶点获取器2305将顶点数据提供给顶点着色器2307，所述顶点着色器2307对每个顶点执行坐标空间变换和光照操作。在一些实施例中，顶点获取器2305和顶点着色器2307通过经由线程分派器2331向执行单元2352A-2352B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元2352A-2352B是具有用于执行图形和媒体操作的指令集的向量处理器的阵列。在一些实施例中，执行单元2352A-2352B具有附接的L1高速缓存2351，所述L1高速缓存2351是针对每个阵列特定的或在阵列之间共享。该高速缓存可以被配置为数据高速缓存、指令高速缓存或单个高速缓存，其被分区以将数据和指令包含在不同分区中。

在一些实施例中，图形流水线2320包括用于执行3D对象的硬件加速的曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器2313在外壳着色器2311的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成一组详细的几何对象，其被作为输入提供到图形流水线2320。在一些实施例中，如果未使用曲面细分，则可以绕开曲面细分部件（例如，外壳着色器2311、曲面细分器2313和域着色器2317）。

在一些实施例中，完整的几何对象可以由几何着色器2319经由分派给执行单元2352A-2352B的一个或多个线程来处理，或者可以直接行进至剪辑器2329。在一些实施例中，几何着色器对整个几何对象而非对如在图形流水线的先前阶段中的顶点或者顶点补丁进行操作。如果禁用曲面细分，则几何着色器2319从顶点着色器2307接收输入。在一些实施例中，几何着色器2319可由几何着色器程序编程以在曲面细分单元被禁用时执行几何曲面细分。

在光栅化之前，剪辑器2329处理顶点数据。剪辑器2329可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线2370中的光栅化器和深度测试部件2373分派像素着色器以将几何对象转换成其每一像素表示。在一些实施例中，像素着色器逻辑被包括在线程执行逻辑2350中。在一些实施例中，应用可以绕开光栅化器和深度测试部件2373并且经由流出单元2323访问未光栅化的顶点数据。

图形处理器2300具有互连总线、互连结构或允许数据和消息在该处理器的主要部件之间传递的某个其他互连机构。在一些实施例中，执行单元2352A-2352B和（多个）相关联的高速缓存2351、纹理和媒体采样器2354、以及纹理/采样器高速缓存2358经由数据端口2356进行互连以执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器2354、高速缓存2351、2358以及执行单元2352A-2352B各自具有单独的存储器访问路径。

在一些实施例中，渲染输出流水线2370包含光栅化器和深度测试部件2373，其将基于顶点的对象转换成相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器/屏蔽器单元。相关联的渲染高速缓存2378和深度高速缓存2379在一些实施例中也是可用的。像素操作部件2377对数据执行基于像素的操作，然而在一些实例中，与2D操作（例如，利用混合的位块图像传送）相关联的像素操作由2D引擎2341执行，或者在显示时间由显示控制器2343使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存2375可用于所有图形部件，从而允许在无需使用主***存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线2330包括媒体引擎2337和视频前端2334。在一些实施例中，视频前端2334从命令流送器2303接收流水线命令。在一些实施例中，媒体流水线2330包括单独的命令流送器。在一些实施例中，视频前端2334在将媒体命令发送至媒体引擎2337之前处理该命令。在一些实施例中，媒体引擎2337包括线程大量产生功能，以大量产生线程用于经由线程分派器2331分派至线程执行逻辑2350。

在一些实施例中，图形处理器2300包括显示引擎2340。在一些实施例中，显示引擎2340在处理器2300外部并且经由环形互连2302或者某个其他互连总线或结构与图形处理器耦合。在一些实施例中，显示引擎2340包括2D引擎2341和显示控制器2343。在一些实施例中，显示引擎2340包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器2343与（未示出的）显示设备耦合，所述显示设备可以是***集成显示设备（如在膝上型计算机中）、或者经由显示设备连接器附接的外部显示设备。

在一些实施例中，图形流水线2320和媒体流水线2330可被配置成基于多个图形和媒体编程接口来执行操作并且并非特定于任一应用编程接口（API）。在一些实施例中，用于图形处理器的驱动器软件将特定于特定图形或媒体库的API调用转换成可以由图形处理器处理的命令。在一些实施例中，为都来自Khronos Group的开放图形库（OpenGL）、开放计算语言（OpenCL）和/或Vulkan图形和计算API提供支持。在一些实施例中，也可以为来自微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库（OpenCV）提供支持。如果可以作出从未来的API的流水线到图形处理器的流水线的映射，则具有兼容的3D流水线的未来的API也将受到支持。

图形流水线编程

图24A是图示了根据一些实施例的图形处理器命令格式2400的框图。图24B是图示了根据实施例的图形处理器命令序列2410的框图。图24A中的实线框图示了一般被包括在图形命令中的分量，而虚线包括可选的或者仅被包括在该图形命令的子集中的分量。图24A的示例性图形处理器命令格式2400包括用于标识命令的目标客户端2402、命令操作代码（操作码）2404、以及命令的相关数据字段2406的数据字段。一些命令中还包括子操作码2405和命令大小2408。

在一些实施例中，客户端2402指定处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以调节对命令的进一步处理并将命令数据路由至适当的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的对应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码2404以及子操作码2405（如果存在的话）来确定要执行的操作。客户端单元使用数据字段2406中的信息来执行命令。针对一些命令，期望显式的命令大小2408来指定命令的大小。在一些实施例中，命令解析器基于命令操作码来自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双字的倍数对命令进行对齐。

图24B中的流程示出了示例性图形处理器命令序列2410。在一些实施例中，以图形处理器的实施例为特色的数据处理***的软件或固件使用所示出的命令序列的版本来建立、执行和终止一组图形操作。仅出于示例的目的示出并描述了样本命令序列，因为实施例不限于这些特定命令或者此命令序列。而且，所述命令可以被作为命令序列中的一批命令来发布，使得图形处理器将至少部分同时地处理命令的序列。

在一些实施例中，图形处理器命令序列2410可以以流水线转储清除命令2412开始，以使得任何活跃的图形流水线完成针对该流水线的当前未决命令。在一些实施例中，3D流水线2422和媒体流水线2424不同时进行操作。执行流水线转储清除以使得活跃的图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将暂停命令处理直到活跃的绘图引擎完成未决操作和相关的读取高速缓存为无效的。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器。在一些实施例中，流水线转储清除命令2412可以用于流水线同步或者用在将图形处理器置于低功率状态中之前。

在一些实施例中，当命令序列要求图形处理器在流水线之间显式地切换时，使用流水线选择命令2413。在一些实施例中，在发布流水线命令之前在执行上下文内仅需要一次流水线选择命令2413，除非该上下文要发布针对两个流水线的命令。在一些实施例中，紧接在经由流水线选择命令2413的流水线切换之前需要流水线转储清除命令2412。

在一些实施例中，流水线控制命令2414配置用于操作的图形流水线并且用于对3D流水线2422和媒体流水线2424进行编程。在一些实施例中，流水线控制命令2414为活跃的流水线配置流水线状态。在一个实施例中，流水线控制命令2414用于流水线同步并且用于在处理一批命令之前清除来自活跃的流水线内的一个或多个高速缓冲存储器的数据。

在一些实施例中，返回缓冲器状态命令2416用于配置一组返回缓冲器以用于使相应的流水线写入数据。一些流水线操作要求对一个或多个返回缓冲器的分配、选择或配置，所述操作在处理期间将中间数据写入到所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器来存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态2416包括选择要用于一组流水线操作的返回缓冲器的大小和数量。

命令序列中的剩余命令基于用于操作的活跃的流水线而不同。基于流水线确定2420，根据以3D流水线状态2430开始的3D流水线2422或者在媒体流水线状态2440下开始的媒体流水线2424来定制命令序列。

用于配置3D流水线状态2430的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及要在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态2430命令还能够选择性地禁用或绕开某些流水线元件，如果将不使用那些元件的话。

在一些实施例中，3D图元2432命令用于提交要由3D流水线处理的3D图元。经由3D图元2432命令传递给图形处理器的命令和相关联的参数被转发到图形流水线中的顶点获取功能。顶点获取功能使用3D图元2432命令数据来生成顶点数据结构。顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元2432命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线2422将着色器执行线程分派到图形处理器执行单元。

在一些实施例中，经由执行2434命令或事件来触发3D流水线2422。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进（go）’或‘踢（kick）’命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以通过图形流水线来转储清除命令序列。3D流水线将执行针对3D图元的几何处理。一旦操作完成，所产生的几何对象就被光栅化并且像素引擎对所产生的像素进行着色。针对那些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列2410跟随媒体流水线2424路径。一般地，针对媒体流水线2424的编程的特定使用和方式取决于要执行的媒体或计算操作。在媒体解码期间，特定的媒体解码操作可以被卸载到该媒体流水线。在一些实施例中，还可以绕开该媒体流水线，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元（GPGPU）操作的元件，其中图形处理器被用于使用与渲染图形图元不显式相关的计算着色器程序来执行SIMD向量运算。

在一些实施例中，以与3D流水线2422类似的方式对媒体流水线2424进行配置。将用于配置媒体流水线状态2440的一组命令分派或放置到命令队列中，在媒体对象命令2442之前。在一些实施例中，针对媒体流水线状态的命令2440包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，针对媒体流水线状态的命令2440使得能实现支持对指向包含一批状态设置的“间接”状态元素的一个或多个指针的使用。

在一些实施例中，媒体对象命令2442将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含要被处理的视频数据。在一些实施例中，在发布媒体对象命令2442之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令2442被排队，就经由执行命令2444或等同的执行事件（例如，寄存器写入）来触发媒体流水线2424。然后可以通过由3D流水线2422或媒体流水线2424提供的操作对来自媒体流水线2424的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图形软件架构

图25图示了根据一些实施例的数据处理***2500的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用2510、操作***2520、以及至少一个处理器2530。在一些实施例中，处理器2530包括图形处理器2532以及一个或多个通用处理器核2534。图形应用2510和操作***2520各自在数据处理***的***存储器2550中执行。

在一些实施例中，3D图形应用2510包含包括着色器指令2512的一个或多个着色器程序。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言（HLSL）或OpenGL着色器语言（GLSL）。应用还包括用适合于由（多个）通用处理器核2534执行的机器语言的可执行指令2514。应用还包括由顶点数据限定的图形对象2516。

在一些实施例中，操作***2520是来自微软公司的Microsoft® Windows®操作***、专有的类似UNIX的操作***、或使用Linux内核的变体的开源的类似UNIX的操作***。操作***2520可以支持图形API 2522，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3D API在使用中时，操作***2520使用前端着色器编译器2524将用HLSL的任何着色器指令2512编译成较低级的着色器语言。所述编译可以是即时（JIT）编译，或者所述应用可以执行着色器预编译。在一些实施例中，在3D图形应用2510的编译期间，将高级着色器编译成低级着色器。在一些实施例中，以中间形式提供着色器指令2512，诸如由Vulkan API使用的标准便携式中间表示（SPIR）的版本。

在一些实施例中，用户模式图形驱动器2526包含后端着色器编译器2527，用于将着色器指令2512转换成硬件特定的表示。当OpenGL API在使用中时，将用GLSL高级语言的着色器指令2512传递至用户模式图形驱动器2526以用于编译。在一些实施例中，用户模式图形驱动器2526使用操作***内核模式功能2528来与内核模式图形驱动器2529进行通信。在一些实施例中，内核模式图形驱动器2529与图形处理器2532进行通信以分派命令和指令。

IP核实现

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码来实现，所述机器可读介质表示和/或限定诸如处理器之类的集成电路内的逻辑。例如，机器可读介质可以包括表示处理器内的各种逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文中所描述的技术的逻辑。此类表示（称为“IP核”）是用于集成电路的逻辑的可重复使用单元，其可以被作为描述集成电路的结构的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各种消费者或制造设施。可以制造集成电路，使得该电路执行与本文中所描述的实施例中的任何实施例相关联地描述的操作。

图26是图示了根据实施例的可以用于制造集成电路以执行操作的IP核开发***2600的框图。IP核开发***2600可以用于生成可以结合到更大的设计中或用于构建整个集成电路（例如，SOC集成电路）的模块化、可重复使用的设计。设计设施2630可以用高级编程语言（例如，C/C++）生成IP核设计的软件仿真2610。软件仿真2610可用于使用仿真模型2612来设计、测试和验证IP核的行为。仿真模型2612可以包括功能、行为和/或时序仿真。然后可以从仿真模型2612创建或合成寄存器传输级（RTL）设计2615。RTL设计2615是对硬件寄存器之间的数字信号的流动进行建模的集成电路的行为的抽象，其包括使用建模的数字信号执行的相关联逻辑。除了RTL设计2615之外，还可以创建、设计或合成逻辑级别或晶体管级别处的较低级别设计。因此，初始设计和仿真的特定细节可能变化。

可以由设计设施将RTL设计2615或等同方案进一步合成为硬件模型2620，所述硬件模型2620可以用硬件描述语言（HDL）或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器2640（例如，硬盘、闪存、或任何非易失性存储介质）来存储IP核设计以用于递送至第3方制造设施2665。替代地，可以通过有线连接2650或无线连接2660来（例如，经由互联网）传输IP核设计。制造设施2665然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置成执行依照本文中所描述的至少一个实施例的操作。

示例性片上***集成电路

图27-29图示了根据本文中所描述的各种实施例的可以使用一个或多个IP核来制造的示例性集成电路和相关联的图形处理器。除了所图示的事物之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、***接口控制器或通用处理器核。

图27是图示了根据实施例的可以使用一个或多个IP核来制造的示例性片上***集成电路2700的框图。示例性集成电路2700包括一个或多个应用处理器2705（例如，CPU）、至少一个图形处理器2710，并且另外可以包括图像处理器2715和/或视频处理器2720，其中的任何都可以是来自相同或多个不同设计设施的模块化IP核。集成电路2700包括***或总线逻辑，其包括USB控制器2725、UART控制器2730、SPI/SDIO控制器2735和I²S/I²C控制器2740。另外，集成电路可以包括显示设备2745，所述显示设备2745耦合至高清晰度多媒体接口（HDMI）控制器2750和移动行业处理器接口（MIPI）显示界面2755中的一个或多个。可以由包括闪存和闪存控制器的闪存子***2760来提供存储。可以经由存储器控制器2765来提供存储器接口以用于对SDRAM或SRAM存储器设备的访问。一些集成电路另外包括嵌入式安全引擎2770。

图28是图示了根据实施例的可以使用一个或多个IP核来制造的片上***集成电路的示例性图形处理器2810的框图。图形处理器2810可以是图27的图形处理器2710的变体。图形处理器2810包括顶点处理器2805和一个或多个片段处理器2815A-2815N（例如，2815A、2815B、2815C、2815D至2815N-1和2815N）。图形处理器2810可以经由单独的逻辑执行不同的着色器程序，使得顶点处理器2805被优化以执行用于顶点着色器程序的操作，而所述一个或多个片段处理器2815A-2815N执行用于片段或像素着色器程序的片段（例如，像素）着色操作。顶点处理器2805执行3D图形流水线的顶点处理阶段并生成图元和顶点数据。（多个）片段处理器2815A-2815N使用由顶点处理器2805生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，（多个）片段处理器2815A-2815N被优化以执行如在OpenGL API中提供的片段着色器程序，所述片段着色器程序可以用于执行与如在Direct 3D API中提供的像素着色器程序类似的操作。

图形处理器2810另外包括一个或多个存储器管理单元（MMU）2820A-2820B、（多个）高速缓存2825A-2825B和（多个）电路互连2830A-2830B。所述一个或多个MMU 2820A-2820B为图像处理器2810，包括为顶点处理器2805和/或（多个）片段处理器2815A-2815N，提供虚拟到物理地址映射，所述虚拟到物理地址映射除了存储在所述一个或多个高速缓存2825A-2825B中的顶点或图像/纹理数据之外还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，所述一个或多个MMU 2820A-2820B可以与***内的其他MMU同步，所述其他MMU包括与图27的所述一个或多个应用处理器2705、图像处理器2715和/或视频处理器2720相关联的一个或多个MMU，使得每个处理器2705-2720可以参与共享或统一的虚拟存储器***。根据实施例，所述一个或多个电路互连2830A-2830B使得图形处理器2810能够经由SoC的内部总线或经由直接连接与SoC内的其他IP核对接。

图29是图示了根据实施例的可以使用一个或多个IP核来制造的片上***集成电路的附加示例性图形处理器2910的框图。图形处理器2910可以是图27的图形处理器2710的变体。图形处理器2910包括图28的集成电路2800的所述一个或多个MMU 2820A-2820B、（多个）高速缓存2825A-2825B和（多个）电路互连2830A-2830B。

图形处理器2910包括一个或多个着色器核2915A-2915N（例如，2915A、2915B、2915C、2915D、2915E、2915F至2915N-1和2915N），它们提供统一的着色器核架构，其中单个核或类型或核可以执行所有类型的可编程着色器代码，所述可编程着色器代码包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。存在的着色器核的确切数量可以在实施例和实现之中变化。另外，图形处理器2910包括核间任务管理器2905，所述核间任务管理器2905充当用于将执行线程分派给一个或多个着色器核2915A-2915N的线程分派器，以及用于使分块操作加速以用于进行基于图块的渲染的分块单元2918，其中针对场景的渲染操作在图像空间中被细分，例如用于利用场景内的局部空间一致性或用于优化对内部高速缓存的使用。

以下关于进一步的示例。

示例1可选地可包括一种装置，其包括：至少一个执行平台；以及逻辑，至少部分包括硬件逻辑，以在模型优化器中接收经训练的神经网络模型，并且将经训练的神经网络模型转换成优化模型，其包括适合至少一个执行平台的参数。

示例2可选地可包括示例1的主题，其中模型优化器包括：浮点量化器模块；模型压缩器模块；以及模型分析模块。

示例3可选地可包括示例1-2的任一个的主题，还包括干扰引擎，其通信地耦合到模型优化器。

示例4可选地可包括示例1-3的任一个的主题，其中模型优化器包括逻辑，至少部分包括硬件逻辑，以生成用于输入到干扰引擎的部署读模块。

示例5可选地可包括示例1-4的任一个的主题，其中干扰引擎包括：用于神经网络的至少一个数学内核库；以及开放VX机。

示例6可选地可包括示例1-5的任一个的主题，其中应用逻辑模块将实时验证数据转发到干扰引擎。

示例7可选地可包括示例1-6的任一个的主题，还包括逻辑，至少部分包括硬件逻辑，以从神经网络模型中修剪一个或多个节点。

示例8可选地可包括示例1-7的任一个的主题，还包括逻辑，至少部分包括硬件逻辑，以重排序经训练的神经网络模型中的一个或多个操作。

示例9可选地可包括示例1-8的任一个的主题，其中执行平台包括多个执行单元。

示例10可选地可包括示例1-9的任一个的主题，其中多个执行单元处于单个集成电路上。

示例11可选地可包括一种电子设备，其包括：具有至少一个执行平台的处理器；以及逻辑，至少部分包括硬件逻辑，以在模型优化器中接收经训练的神经网络模型，并且将经训练的神经网络模型转换成优化模型，其包括适合至少一个执行平台的参数。

示例12可选地可包括示例11的主题，其中模型优化器包括：浮点量化器模块；模型压缩器模块；以及模型分析模块。

示例13可选地可包括示例11-12的任一个的主题，还包括干扰引擎，其通信地耦合到模型优化器。

示例14可选地可包括示例11-13的任一个的主题，其中模型优化器包括逻辑，至少部分包括硬件逻辑，以生成用于输入到干扰引擎的部署读模块。

示例15可选地可包括示例11-14的任一个的主题，其中干扰引擎包括：用于神经网络的至少一个数学内核库；以及开放VX机。

示例16可选地可包括示例11-15的任一个的主题，其中应用逻辑模块将实时验证数据转发到干扰引擎。

示例17可选地可包括示例11-16的任一个的主题，还包括逻辑，至少部分包括硬件逻辑，以从神经网络模型中修剪一个或多个节点。

示例18可选地可包括示例11-17的任一个的主题，还包括逻辑，至少部分包括硬件逻辑，以重排序经训练的神经网络模型中的一个或多个操作。

示例19可选地可包括示例11-18的任一个的主题，其中执行平台包括多个执行单元。

示例20可选地可包括示例11-19的任一个的主题，其中多个执行单元处于单个集成电路上。

在各种实施例中，在本文中讨论的操作可以被实现为硬件（例如，逻辑电路）、软件、固件或它们的组合，其可以被提供作为例如包括有指令（或软件过程）存储于其上的有形（例如，非瞬时）机器可读或计算机可读介质的计算机程序产品，所述指令（或软件过程）用于对计算机编程以执行本文中所讨论的进程。机器可读介质可以包括存储设备。

另外，此类计算机可读介质可以被作为计算机程序产品来下载，其中程序可以经由通信链路（例如，总线、调制解调器或网络连接）通过在载波或其他传播介质中提供的数据信号的方式从远程计算机（例如，服务器）传送到作出请求的计算机（例如，客户端）。

在本说明书中对“一个实施例”或“实施例”的引用意味着结合该实施例描述的特定特征、结构和/或特性可以被包括在至少一个实现中。短语“在一个实施例中”在本说明书中的各种地方中的出现可能或可能不都是指同一实施例。

并且，在说明书和权利要求书中，可以使用术语“耦合”和“连接”连同它们的派生词。在一些实施例中，可以使用“连接”来指示两个或更多个元件彼此直接物理或电接触。“耦合”可以意味着两个或更多个元件直接物理或电接触。然而，“耦合”还可以意味着两个或更多个元件可能彼此不直接接触，但仍可以彼此合作或交互。

因此，尽管已经用特定于结构特征和/或方法动作的语言描述实施例，但是要理解，所要求保护的主题可以不限于所描述的特定特征或动作。相反，特定特征和动作被公开作为实现所要求保护的主题的样本形式。

Claims (20)

1.一种装置，包括：

至少一个执行平台；以及

逻辑，至少部分包括硬件逻辑，以：

在模型优化器中接收经训练的神经网络模型；以及

将所述经训练的神经网络模型转换成优化模型，其包括适合所述至少一个执行平台的参数。

2.如权利要求1所述的装置，其中，所述模型优化器包括：浮点量化器模块；

模型压缩器模块；以及

模型分析模块。

3.如权利要求2所述的装置，还包括：

干扰引擎，通信地耦合到所述模型优化器。

4.如权利要求3所述的装置，其中，所述模型优化器包括逻辑，至少部分包括硬件逻辑，以：

生成用于输入到干扰引擎的部署读模块。

5.如权利要求3所述的装置，其中，所述干扰引擎包括：

用于神经网络的至少一个数学内核库；以及

开放VX机。

6.如权利要求5所述的装置，其中：

应用逻辑模块将实时验证数据转发到所述干扰引擎。

7.如权利要求1所述的装置，还包括逻辑，至少部分包括硬件逻辑，以：

从所述神经网络模型中修剪一个或多个节点。

8.如权利要求1所述的装置，还包括逻辑，至少部分包括硬件逻辑，以：

重排序所述经训练的神经网络模型中的一个或多个操作。

9.如权利要求1所述的装置，其中，所述执行平台包括多个执行单元。

10.如权利要求9所述的装置，其中，所述多个执行单元处于单个集成电路上。

11.一种电子设备，包括：

处理器，具有多个执行单元；以及

逻辑，至少部分包括硬件逻辑，以：

在模型优化器中接收经训练的神经网络模型；以及

将所述经训练的神经网络模型转换成优化模型，其包括适合所述至少一个执行平台的参数。

12.如权利要求11所述的电子设备，其中，所述模型优化器包括：

浮点量化器模块；

模型压缩器模块；以及

模型分析模块。

13.如权利要求12所述的电子设备，还包括：

干扰引擎，通信地耦合到所述模型优化器。

14.如权利要求13所述的电子设备，其中，所述模型优化器包括逻辑，至少部分包括硬件逻辑，以：

生成用于输入到干扰引擎的部署读模块。

15.如权利要求13所述的电子设备，其中，所述干扰引擎包括：用于神经网络的至少一个数学内核库；以及

开放VX机。

16.如权利要求15所述的电子设备，其中：

应用逻辑模块将实时验证数据转发到所述干扰引擎。

17.如权利要求11所述的电子设备，还包括逻辑，至少部分包括硬件逻辑，以：

从所述神经网络模型中修剪一个或多个节点。

18.如权利要求11所述的电子设备，还包括逻辑，至少部分包括硬件逻辑，以：

重排序所述经训练的神经网络模型中的一个或多个操作。

19.如权利要求11所述的电子设备，其中，所述执行平台包括多个执行单元。

20.如权利要求19所述的电子设备，其中，所述多个执行单元处于单个集成电路上。