CN108710400A - 一种可用于负电压输出的使能电路 - Google Patents

一种可用于负电压输出的使能电路 Download PDF

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Abstract

一种可用于负电压输出的使能电路，属于电力电子技术领域。包括使能信号处理模块、外部使能与选通模块和逻辑模块，外部使能与选通模块在内部偏置电流出现较大偏差的情况下，将外部偏置电流代替内部偏置电流从而给出全局偏置电流，并给出强制使能信号；使能信号处理模块将使能信号与使能信号参考地之间的电压差信息转换为电流信息，再与全局偏置电流比较得到是否使能的信息，该模块还具有迟滞功能，可提升对使能信号的抗扰能力；最后通过逻辑模块处理使能信号处理模块和外部使能与选通模块的输出信号，产生可以用于负电压输出的全局使能信号。本发明能够适用于使能信号的宽电压范围，可实现负电压输出，同时可以实现外部强制使能。

Description

一种可用于负电压输出的使能电路
技术领域
本发明属于电子电路技术领域，涉及一种可用于负电压输出的使能电路。
背景技术
电源管理电路的性能，如效率、可靠性等对整体***至关重要。为了保护电路、减小电路功耗，需要使能电路对外部使能信号和各类保护信号进行处理，只有在外部使能信号正常，各种保护信号如过温保护、输入过压保护等信号正常时，才会给出全局使能信号来使能整体电路。由于应用存在多样性，在部分场景下，需要电源管理电路进行负电压的输出，对此，常用的办法之一是对电源管理电路，如开关变换器或低压差线性稳压器等的外部拓扑进行改变，即原电源管理电路的输出接零电位，原电源管理电路的地电位进行负电压的输出，由此就需要使能电路能够根据外部使能信号给出适合使能电路地电位的逻辑电平信号；由于外部提供的使能信号可能电压范围较大，所以就需要使能电路能够适应宽电压范围的使能信号；为了防止外部提供的使能信号的波动引起全局使能信号的振荡导致电路不能正常工作，就要求使能电路具有迟滞功能。
对于部分电路，可能由于工艺不成熟或者测试环境特殊而造成工作状态异常，如内部电流基准偏差较大，导致一些对电流基准精度要求较高的保护电路工作异常而给出错误的保护信号，使得全局使能信号异常，电路无法正常使能。所以需要设计有可用于负电压输出的强制使能功能以及外部基准电流与内部基准电流切换的功能，以便能在部分内部电路出问题时能够测试电路主体结构的功能。
发明内容
针对上述对使能电路在输入电压范围、负电压输出和强制使能方面的要求，本发明提出一种使能电路，能够适应使能信号的宽电压范围、负电压输出，可以外部强制使能选通外部基准电流偏置。
本发明的技术方案为：
一种可用于负电压输出的使能电路，包括使能信号处理模块、外部使能与选通模块和逻辑模块，
所述外部使能与选通模块包括第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8、第九NMOS管NM9、第十NMOS管NM10、第十一NMOS管NM11、第十二NMOS管NM12、第十三NMOS管NM13、第十四NMOS管NM14、第一电阻R1和第四反相器INV4，
第六NMOS管NM6的栅漏互连并连接第七NMOS管NM7和第八NMOS管NM8的栅极以及外部偏置电流Ibias_backup，其源极连接第七NMOS管NM7、第八NMOS管NM8、第九NMOS管NM9、第十NMOS管NM10、第十一NMOS管NM11、第十二NMOS管NM12、第十三NMOS管NM13和第十四NMOS管NM14的源极并接地GND；
第一电阻R1的一端连接低电源电压VDDA，其另一端连接第七NMOS管NM7的漏极、第十四NMOS管NM14的栅极和第四反相器INV4的输入端；
第四反相器INV4的输出端连接第十三NMOS管NM13的栅极并作为所述外部使能与选通模块的输出端，其电源端连接低电源电压VDDA，其地端接地GND；
第五PMOS管PM5的栅漏短接并连接第六PMOS管PM6的栅极和第八NMOS管NM8的漏极，其源极连接第四PMOS管PM4、第六PMOS管PM6和第七PMOS管PM7的源极并连接低电源电压VDDA；
第九NMOS管NM9的栅漏短接并连接第十NMOS管NM10的栅极、第六PMOS管PM6和第十三NMOS管NM13的漏极；
第十一NMOS管NM11的栅漏短接并连接第十二NMOS管NM12的栅极和第十四NMOS管NM14的漏极；
第四PMOS管PM4的栅极连接第七PMOS管PM7的栅极和漏极以及第十二NMOS管NM12和第十NMOS管NM10的漏极，其漏极输出全局偏置电流IREF_chip；
第十二NMOS管NM12的栅极连接第十四NMOS管NM14的漏极、第十一NMOS管NM11的栅极和漏极并连接内部偏置电流IREF；
所述使能信号处理模块包括第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第一反相器INV1、第二反相器INV2和第三反相器INV3，其中第一PMOS管PM1、第三PMOS管PM3、第一NMOS管NM1和第二NMOS管NM2为耐压管，
第一PMOS管PM1的源极连接使能信号EN，其栅极连接使能信号参考地EN_GND，其漏极连接第一NMOS管NM1的漏极；
第三NMOS管NM3的栅极连接第五NMOS管NM5的栅极和所述全局偏置电流IREF_chip，其漏极连接第一NMOS管NM1的源极、第四NMOS管NM4的漏极和第一反相器INV1的输入端；
第四NMOS管NM4的栅极连接第一反相器INV1的输出端和第二反相器INV2的输入端，其源极连接第五NMOS管NM5的漏极；
第三PMOS管PM3的栅极连接镜像偏置电流IREF_P，其源极连接第二NMOS管NM2的漏极并连接输入电压VIN，其漏极连接第二PMOS管PM2的源极、第一NMOS管NM1和第二NMOS管NM2的栅极；
第二PMOS管MP2的栅极连接低电源电压VDDA；
所述镜像偏置电流IREF_P由所述全局偏置电流IREF_chip经过电流镜镜像得到；
第一反相器INV1的电源端连接第二NMOS管NM2的源极，第二反相器INV2和第三反相器INV3的电源端连接低电源电压VDDA，第三反相器INV3的输入端连接第二反相器INV2的输出端，其输出端作为所述使能信号处理模块的输出端；
第三NMOS管NM3和第五NMOS管NM5的源极、第二PMOS管PM2的漏极以及第一反相器INV1、第二反相器INV2和第三反相器INV3的地端接地GND；
所述逻辑模块根据所述使能信号处理模块和外部使能与选通模块的输出信号产生全局使能信号EN_chip。
具体的，所述逻辑模块包括与门AND和或非门NOR，
与门AND的第一输入端连接所述使能信号处理模块的输出端，其第二输入端连接保护信号，其输出端连接或非门NOR的第一输入端；或非门NOR的第二输入端连接所述外部使能与选通模块的输出端，其输出端输出所述全局使能信号EN_chip。
具体的，所述低电源电压VDDA由所述输入电压VIN经过预降压电路产生。
具体的，所述第一NMOS管NM1和第二NMOS管NM2为NLDMOS管，所述第一PMOS管PM1和第三PMOS管PM3为PLDMOS管。
本发明的工作原理为：
使能信号处理模块，将使能信号EN与使能信号参考地EN_GND之间的电压差信息转换为电流信息，再与外部使能与选通模块产生的固定大小的全局偏置电流IREF_chip比较得到是否使能的信息，固定大小的全局偏置电流源IREF_chip限制了此支路的最大电流，即使在使能电压较大时，此支路的电流最大只能为全局偏置电流IREF_chip的大小，具有低功耗的特点。通过耐压管的耐压作用，而且电压信息已转向电流信息，可以给出与电路地电位相适应的使能信号，扩宽了使能电路的使用范围。通过起开关作用的NMOS管与电流偏置组合来抽取电流，使得使能信号处理模块具有迟滞功能。
外部使能与选通模块，输入信号为外部提供的外部偏置电流Ibias_backup，在如果由于工艺原因或者特殊的测试环境，内部偏置电流IREF误差较大或者全局使能信号EN_chip发生错误，但需要测试电路主体功能的情况下，就需要使能电路具有外部强制使能，外部偏置电流Ibias_backup替换内部偏置电路IREF的功能。通过逻辑模块，可以给出可用于负电压输出的全局使能信号EN_chip。
本发明的有益效果为：本发明提出的使能电路，能够适用于使能信号的宽电压范围，可实现负电压输出，同时可以实现外部强制使能。
附图说明
图1为本发明提出的一种可用于负电压输出的使能电路的结构框图。
图2为使能信号处理模块的电路图。
图3为外部使能与选通模块的电路图。
图4为本发明提出的一种可用于负电压输出的使能电路的关键信号的波形图。
具体实施方式
下面结合附图和具体实施例对本发明进行进一步说明。
如图1所示，本发明提出一种可用于负电压输出的使能电路，包括使能信号处理模块、外部使能与选通模块和逻辑模块，其中使能信号处理模块的具体结构如图2所示，使能信号处理模块包括第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第一反相器INV1、第二反相器INV2和第三反相器INV3，其中第一PMOS管PM1、第三PMOS管PM3、第一NMOS管NM1和第二NMOS管NM2为耐压管，第一PMOS管PM1的源极连接使能信号EN，其栅极连接使能信号参考地EN_GND，其漏极连接第一NMOS管NM1的漏极；第三NMOS管NM3的栅极连接第五NMOS管NM5的栅极和全局偏置电流IREF_chip，其漏极连接第一NMOS管NM1的源极、第四NMOS管NM4的漏极和第一反相器INV1的输入端；第四NMOS管NM4的栅极连接第一反相器INV1的输出端和第二反相器INV2的输入端，其源极连接第五NMOS管NM5的漏极；第三PMOS管PM3的栅极连接镜像偏置电流IREF_P，其源极连接第二NMOS管NM2的漏极并连接输入电压VIN，其漏极连接第二PMOS管PM2的源极、第一NMOS管NM1和第二NMOS管NM2的栅极；第二PMOS管MP2的栅极连接低电源电压VDDA；镜像偏置电流IREF_P由全局偏置电流IREF_chip经过电流镜镜像得到；第一反相器INV1的电源端连接第二NMOS管NM2的源极，第二反相器INV2和第三反相器INV3的电源端连接低电源电压VDDA，第三反相器INV3的输入端连接第二反相器INV2的输出端，其输出端作为使能信号处理模块的输出端；第三NMOS管NM3和第五NMOS管NM5的源极、第二PMOS管PM2的漏极以及第一反相器INV1、第二反相器INV2和第三反相器INV3的地端接地GND。
其中第一NMOS管NM1、第二NMOS管NM2、第一PMOS管PM1和第三PMOS管PM3为耐压管，一些实施例中，第一NMOS管NM1和第二NMOS管NM2可以选用NLDMOS管，第一PMOS管PM1和第三PMOS管PM3可以选用PLDMOS管。
低电源电压VDDA可以由输入电压VIN经过预降压电路产生；镜像偏置电流IREF_P为全局偏置电流IREF_chip经过电流镜镜像得到，优选镜像比为1:1，但由于IREF_P支路对电流不敏感，此处也可以为其他比例。
第一PMOS管PM1的栅源电压为使能信号EN与使能信号参考地EN_GND之间的电压差，通过第一PMOS管PM1将该电压信息转换为电流信息，此电流信息再与外部使能与选通模块产生的固定的全局偏置电流IREF_chip进行比较，得出是否使能的逻辑信号，由于固定的全局偏置电流IREF_chip的存在，限制了此路电流的最大值，起到了减小功耗的作用。同时因为比较的是电流信息，所以可用于不同的地电位的情况。第一NMOS管NM1在电路中起到限制第三NMOS管NM3漏极电位的作用，防止发生击穿，第二NMOS管NM2是为了防止第一反相器发生误翻转而与第一NMOS管NM1匹配而设计。
外部使能与选通模块的具体结构如图3所示，包括第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8、第九NMOS管NM9、第十NMOS管NM10、第十一NMOS管NM11、第十二NMOS管NM12、第十三NMOS管NM13、第十四NMOS管NM14、第一电阻R1和第四反相器INV4，第六NMOS管NM6的栅漏互连并连接第七NMOS管NM7和第八NMOS管NM8的栅极以及外部偏置电流Ibias_backup，其源极连接第七NMOS管NM7、第八NMOS管NM8、第九NMOS管NM9、第十NMOS管NM10、第十一NMOS管NM11、第十二NMOS管NM12、第十三NMOS管NM13和第十四NMOS管NM14的源极并接地GND；第一电阻R1的一端连接低电源电压VDDA，其另一端连接第七NMOS管NM7的漏极、第十四NMOS管NM14的栅极和第四反相器INV4的输入端；第四反相器INV4的输出端连接第十三NMOS管NM13的栅极并作为外部使能与选通模块的输出端，其电源端连接低电源电压VDDA，其地端接地GND；第五PMOS管PM5的栅漏短接并连接第六PMOS管PM6的栅极和第八NMOS管NM8的漏极，其源极连接第四PMOS管PM4、第六PMOS管PM6和第七PMOS管PM7的源极并连接低电源电压VDDA；第九NMOS管NM9的栅漏短接并连接第十NMOS管NM10的栅极、第六PMOS管PM6和第十三NMOS管NM13的漏极；第十一NMOS管NM11的栅漏短接并连接第十二NMOS管NM12的栅极和第十四NMOS管NM14的漏极；第四PMOS管PM4的栅极连接第七PMOS管PM7的栅极和漏极以及第十二NMOS管NM12和第十NMOS管NM10的漏极，其漏极输出全局偏置电流IREF_chip；第十二NMOS管NM12的栅极连接第十四NMOS管NM14的漏极、第十一NMOS管NM11的栅极和漏极并连接内部偏置电流IREF。当本发明用于电源管理电路时，内部偏置电流IREF由电源管理电路提供。
如果由于工艺或测试环境特殊的原因，内部偏置电流IREF出现较大偏差导致保护信号错误从而导致全局使能信号EN_chip错误，这时就需要提供外部偏置电流Ibias_backup代替内部偏置电流IREF，在不需要替换时，输入外部偏置电流Ibias_backup的端口可接地；外部偏置电流Ibias_backup提供后，第一NMOS管NM7的漏极电位Vc会由高电位变为低电位，此处由于输入的是电流信号，所以可以适应不同的参考地电位，可用于电路负电压的输出，具有可强制使能与内部外部基准选通的功能。
逻辑模块根据使能信号处理模块和外部使能与选通模块的输出信号产生全局使能信号EN_chip，如图1所示是逻辑模块的一种实现电路结构，包括与门AND和或非门NOR，与门AND的第一输入端连接使能信号处理模块的输出端，其第二输入端连接保护信号，其输出端连接或非门NOR的第一输入端；或非门NOR的第二输入端连接外部使能与选通模块的输出端，其输出端输出全局使能信号EN_chip。本实施例中设置了连接外部给定的保护信号的端口，增强了电路的可靠性。
图4为本发明提出的可用于负电压输出的使能电路的功能图，图中的信号有电源电压即输入电压VIN、外部提供的使能信号EN、使能信号参考地EN_GND、外部偏置电流Ibias_backup、电路地GND和全局使能信号EN_chip。X坐标轴为时间，Y坐标轴有左右两个，虚线框中的较粗线条为外部偏置电流信号Ibias_backup，对应右边的Y轴，其他线条对应左边的Y轴，为电压信号。图中体现，电路地GND为负电压，此处并不是常规电路应用中的地为零电位，此使能电路可用于地为零电位或负电位的情况。图中EN_chip为全局使能信号，低电平有效。本发明提供的使能电路的一些实施例中预留了连接保护信号的端口，如图1所示，为了体现其功能，以一个常见的具有迟滞功能的输入过压保护信号为例来进行展示。
电路正常上电，输入电压VIN不过压，当使能信号EN高于使能信号参考地EN_GND预设值时，即达到使能的高阈值时，电路使能，即逻辑电平为低，此时全局使能信号EN_chip的电位等于电路的地电位即GND，如果地电位GND变化，全局使能信号EN_chip的电位也会随之变化，保证电路在不同的参考地电位时，均能正常工作。
当输入电压VIN达到输入电压过压的高阈值时，全局使能信号EN_chip给出不使能信号，即逻辑电平为高，此时全局使能信号EN_chip的电位为预降压电路提供的低电源电压VDDA的电平，此电平也会随着电路参考地的变化而变化，保证电路在不同的参考地电位时正常工作。之后输入电压VIN下降，到达输入电压保护的低阈值时，全局使能信号EN_chip给出使能的低电平信号，此处有迟滞功能。如果使能信号EN电压下降，到达使能信号的低阈值时，给出不使能的信号。图4中虚线框为提供外部偏置电流Ibias_backup的情况下，使能电路可以给出强制全局使能的信号，保证了极端情况下可以测试电路主体功能。
综上所述，外部使能与选通模块在内部偏置电流IREF出现较大偏差的情况下，将外部偏置电流Ibias_backup输入外部使能与选通模块代替内部偏置电路IREF给出强制使能信号，以便能在内部电路出现问题时能够测试电路主体结构的功能，同时外部使能与选通模块还用于提供全局偏置电流IREF_chip；使能信号处理模块既适用于宽电压范围的外部使能信号EN，又可用于负电压输出的电源管理芯片，此模块还具有迟滞功能，可提升对外部使能信号EN的抗扰能力；最后通过逻辑模块处理使能信号处理模块和外部使能与选通模块的输出信号，产生可以用于负电压输出的全局使能信号EN_chip。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其他各种具体变形和组合，这些变形和组合仍然在本发明的保护范围之内。

Claims (4)

1.一种可用于负电压输出的使能电路，其特征在于，包括使能信号处理模块、外部使能与选通模块和逻辑模块，
所述外部使能与选通模块包括第四PMOS管(PM4)、第五PMOS管(PM5)、第六PMOS管(PM6)、第七PMOS管(PM7)、第六NMOS管(NM6)、第七NMOS管(NM7)、第八NMOS管(NM8)、第九NMOS管(NM9)、第十NMOS管(NM10)、第十一NMOS管(NM11)、第十二NMOS管(NM12)、第十三NMOS管(NM13)、第十四NMOS管(NM14)、第一电阻(R1)和第四反相器(INV4)，
第六NMOS管(NM6)的栅漏互连并连接第七NMOS管(NM7)和第八NMOS管(NM8)的栅极以及外部偏置电流(Ibias_backup)，其源极连接第七NMOS管(NM7)、第八NMOS管(NM8)、第九NMOS管(NM9)、第十NMOS管(NM10)、第十一NMOS管(NM11)、第十二NMOS管(NM12)、第十三NMOS管(NM13)和第十四NMOS管(NM14)的源极并接地(GND)；
第一电阻(R1)的一端连接低电源电压(VDDA)，其另一端连接第七NMOS管(NM7)的漏极、第十四NMOS管(NM14)的栅极和第四反相器(INV4)的输入端；
第四反相器(INV4)的输出端连接第十三NMOS管(NM13)的栅极并作为所述外部使能与选通模块的输出端，其电源端连接低电源电压(VDDA)，其地端接地(GND)；
第五PMOS管(PM5)的栅漏短接并连接第六PMOS管(PM6)的栅极和第八NMOS管(NM8)的漏极，其源极连接第四PMOS管(PM4)、第六PMOS管(PM6)和第七PMOS管(PM7)的源极并连接低电源电压(VDDA)；
第九NMOS管(NM9)的栅漏短接并连接第十NMOS管(NM10)的栅极、第六PMOS管(PM6)和第十三NMOS管(NM13)的漏极；
第十一NMOS管(NM11)的栅漏短接并连接第十二NMOS管(NM12)的栅极和第十四NMOS管(NM14)的漏极；
第四PMOS管(PM4)的栅极连接第七PMOS管(PM7)的栅极和漏极以及第十二NMOS管(NM12)和第十NMOS管(NM10)的漏极，其漏极输出全局偏置电流(IREF_chip)；
第十二NMOS管(NM12)的栅极连接第十四NMOS管(NM14)的漏极、第十一NMOS管(NM11)的栅极和漏极并连接内部偏置电流(IREF)；
所述使能信号处理模块包括第一PMOS管(PM1)、第二PMOS管(PM2)、第三PMOS管(PM3)、第一NMOS管(NM1)、第二NMOS管(NM2)、第三NMOS管(NM3)、第四NMOS管(NM4)、第五NMOS管(NM5)、第一反相器(INV1)、第二反相器(INV2)和第三反相器(INV3)，其中第一PMOS管(PM1)、第三PMOS管(PM3)、第一NMOS管(NM1)和第二NMOS管(NM2)为耐压管，
第一PMOS管(PM1)的源极连接使能信号(EN)，其栅极连接使能信号参考地(EN_GND)，其漏极连接第一NMOS管(NM1)的漏极；
第三NMOS管(NM3)的栅极连接第五NMOS管(NM5)的栅极和所述全局偏置电流(IREF_chip)，其漏极连接第一NMOS管(NM1)的源极、第四NMOS管(NM4)的漏极和第一反相器(INV1)的输入端；
第四NMOS管(NM4)的栅极连接第一反相器(INV1)的输出端和第二反相器(INV2)的输入端，其源极连接第五NMOS管(NM5)的漏极；
第三PMOS管(PM3)的栅极连接镜像偏置电流(IREF_P)，其源极连接第二NMOS管(NM2)的漏极并连接输入电压(VIN)，其漏极连接第二PMOS管(PM2)的源极、第一NMOS管(NM1)和第二NMOS管(NM2)的栅极；
第二PMOS管(MP2)的栅极连接低电源电压(VDDA)；
所述镜像偏置电流(IREF_P)由所述全局偏置电流(IREF_chip)经过电流镜镜像得到；
第一反相器(INV1)的电源端连接第二NMOS管(NM2)的源极，第二反相器(INV2)和第三反相器(INV3)的电源端连接低电源电压(VDDA)，第三反相器(INV3)的输入端连接第二反相器(INV2)的输出端，其输出端作为所述使能信号处理模块的输出端；
第三NMOS管(NM3)和第五NMOS管(NM5)的源极、第二PMOS管(PM2)的漏极以及第一反相器(INV1)、第二反相器(INV2)和第三反相器(INV3)的地端接地(GND)；
所述逻辑模块根据所述使能信号处理模块和外部使能与选通模块的输出信号产生全局使能信号(EN_chip)。
2.根据权利要求1所述的可用于负电压输出的使能电路，其特征在于，所述逻辑模块包括与门(AND)和或非门(NOR)，
与门(AND)的第一输入端连接所述使能信号处理模块的输出端，其第二输入端连接保护信号，其输出端连接或非门(NOR)的第一输入端；或非门(NOR)的第二输入端连接所述外部使能与选通模块的输出端，其输出端输出所述全局使能信号(EN_chip)。
3.根据权利要求1所述的可用于负电压输出的使能电路，其特征在于，所述低电源电压(VDDA)由所述输入电压(VIN)经过预降压电路产生。
4.根据权利要求1所述的可用于负电压输出的使能电路，其特征在于，所述第一NMOS管(NM1)和第二NMOS管(NM2)为NLDMOS管，所述第一PMOS管(PM1)和第三PMOS管(PM3)为PLDMOS管。
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