CN108701645A - 减成图案化的互连下方的自对准通孔 - Google Patents

减成图案化的互连下方的自对准通孔 Download PDF

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Abstract

在衬底上的第一绝缘层上的互连层中形成多个互连特征。通过互连特征中的至少一个形成第一绝缘层中的开口。在开口中沉积间隙填充层。

Description

减成图案化的互连下方的自对准通孔
技术领域
本文所述的实施例涉及电子器件制造领域，更具体而言，涉及集成电路(IC)制造。
背景技术
通常，并入IC中的互连结构包括一层或多层金属线以将IC的电子器件彼此连接并连接到外部连接。在IC的金属层级之间放置层间电介质进行绝缘。
典型地，被称为镶嵌工艺的加成图案化技术用于制造铜互连。在这种工艺中，对下方的氧化硅绝缘层进行图案化以形成沟槽。利用厚的铜层填充绝缘层中的沟槽，并使用化学机械抛光(CMP)去除延伸到绝缘层顶部上方的铜。绝缘层的沟槽之内的铜不被去除，变为图案化的导体。
典型地，在双镶嵌(DD)工艺中，一次性形成铜互连的两个特征，例如，通孔上方的沟槽，都可以利用单次铜沉积进行填充。典型地，DD互连需要用于粘附的衬垫和用来保护金属的密封阻挡。DD互连中的衬垫通常不导电，并提高了线电阻。
随着IC尺寸减小，金属线之间的间隔减小。这导致金属线之间的耦合电容增大。金属线之间耦合电容的增大对沿金属线的信号传输有负面影响。此外，耦合电容的增大增加了集成电路的能量消耗。
形成互连的另一种图案化技术是减成图案化技术。然而，减成互连与下方的通孔不是自对准的。通常，与下方通孔独立地进行金属线的减成图案化，从而不能准确地确定金属层下方通孔的位置。在常规减成图案化技术中，下方的通孔与上方的线失去对准，这增大了通孔电阻并导致可能短接到错误的金属线。通孔-线失准导致器件故障，降低良率并提高制造成本。
附图说明
参考以下描述和用于示出本发明的实施例的附图可以最好地理解本发明的实施例。在附图中：
图1A示出了根据一个实施例的电子器件结构的部分的截面图。
图1B示出了图1A所示的电子器件结构的部分的顶视图。
图2A是根据一个实施例，在第一硬掩模层上沉积第二硬掩模层之后，类似于图1A的示图。
图2B是图2A所示的电子器件结构的部分的顶视图。
图3A是根据一个实施例，在去除间隔体之后，类似于图2A的示图。
图3B是图3A所示的电子器件结构的部分的顶视图。
图4A是根据一个实施例，在互连层中形成沟槽之后，类似于图3A的示图。
图4B是图4A所示的电子器件结构的部分的顶视图。
图5A是根据一个实施例，在绝缘层被沉积到沟槽中之后，类似于图4A的示图。
图5B是图5A所示的电子器件结构的部分的顶视图。
图6A是根据一个实施例，在对硬掩模层进行图案化以在下方互连层中生成通孔之后，类似于图5A的示图。
图6B是图6A所示的电子器件结构的部分的顶视图。
图7A是根据一个实施例，在绝缘层中形成开口以提供下方通孔之后，类似于图6A的示图。
图7B是图7A所示的电子器件结构的部分的顶视图。
图8A是根据一个实施例，在间隙填充层被沉积到开口中以形成互连特征之后，类似于图7A的示图。
图8B是图8A所示的电子器件结构的部分的顶视图。
图9A是根据一个实施例，在使间隙填充层凹陷之后，类似于图8A的示图。
图9B是根据一个实施例，在去除硬掩模特征之后，类似于图9A的示图。
图9C是根据一个实施例，在互连特征的暴露出的顶部部分和凹陷的间隙填充层上的金属层上沉积金属层之后，类似于图9B的示图。
图10是根据另一个实施例，在使间隙填充层凹陷并将硬掩模层沉积到凹陷的填充间隙层上之后，类似于图8A的示图。
图11A是根据一个实施例，在去除硬掩模层之后，类似于图8A的示图。
图11B是图11A所示的电子器件结构的部分的顶视图。
图11C是根据一个实施例，在沉积下一互连层之后，类似于图8A的示图。
图12A是示出了类似于图7A所示的部分的电子器件结构的部分的示图。
图12B是根据一个实施例，在衬垫层被沉积到开口中之后，类似于图12A的示图。
图12C是根据一个实施例，在开口的通孔部分中的衬垫的部分上沉积硬掩模层并使衬垫层凹陷之后，类似于图2B的示图。
图12D是根据一个实施例，在去除硬掩模层并在开口中沉积间隙填充层之后，类似于图2C的视图。
图13是根据另一个实施例，在互连层的互连特征的一些上方形成通孔之后，类似于图11A的示图。
图14是根据另一个实施例，在互连特征之间形成空气间隙之后，类似于图13的示图1400。
图15示出了包括本发明的一个或多个实施例的内插器。
图16示出了根据本发明的一个实施例的计算装置。
具体实施方式
描述了用于在减成图案化的互连下方提供自对准通孔的方法和设备。通常，对于减成图案化技术而言，集成电路的制造涉及使用掩模蚀刻互连层(例如，金属或其它互连层)。减成图案化的互连相对于常规双镶嵌互连而言提供了较低的线电阻和电容益处。减成互连还可以具有与上方金属自动准的图案化单片通孔(mono-lithic via)，以使得无掩模空气间隙能够减小电容。
在一个实施例中，描述了在减成图案化的互连下方生成自对准通孔的工艺。在一个实施例中，互连结构包括通孔，所述通孔与该通孔上方的导电线自对准。
在一个实施例中，同一金属用于导电线和该导电线下方的自对准通孔，以减小通孔电阻。
在一个实施例中，互连线是被减成图案化的。使用用于线端部的切口图案为下方通孔生成模板。然后将下方的通路孔蚀刻到通孔ILD中。利用减成金属填充通孔ILD孔和线端部切口，由此生成与上方的减成互连线自对准的通孔，从而互连线与下方通孔之间的对准基本没有误差。
在以下描述中，将使用本领域技术人员常用的术语描述例示性实施方式的各方面以向本领域其他技术人员传达其工作的实质。然而，对于本领域技术人员而言将显而易见的是，可以仅利用所述方面的一些来实施本发明。出于解释的目的，阐述了具体的数量、材料和配置，以便提供对例示性实施方式的透彻理解。然而，对于本领域技术人员而言将显而易见的是，可以在没有具体细节的情况下实施本发明。在其它实例中，省略或简化了公知的特征，以便不使例示性实施方式模糊不清。
以对理解本发明最有帮助的方式依次将各个操作描述为多个分立操作；然而，不应将描述的次序解释为暗示这些操作必然取决于次序。具体而言，不需要按照所呈现的次序执行这些操作。
虽然描述并且在附图中示出了某些示范性实施例，但应当理解，这种实施例仅仅是例示性的而非限制性的，并且所述实施例不限于所示和所述的特定构造和布置，因为本领域技术人员可以想到各种修改。
整个本说明书中所提到的“一个实施例”、“另一个实施例”或“实施例”是指结合实施例所描述的特定特征、结构或特性包括在至少一个实施例中。由此，在本说明书中各处出现的诸如“一个实施例”和“实施例”的短语不一定都是指同一个实施例。此外，特定特征、结构或特性可以以任何适当的方式结合在一个或多个实施例中。
此外，创造性方面在于少于单个所公开实施例的所有特征。由此，在此将具体实施方式后面的权利要求明确并入本具体实施方式中，每项权利要求自身代表单独的实施例。尽管本文已经描述了示范性实施例，但本领域技术人员将认识到，可以在具有本文所述的修改和改变的情况下实施这些示范性实施例。由此要将描述视为例示性的而非限制性的。
图1A示出了根据一个实施例的电子器件结构的部分的截面图100。图1B示出了图1A所示的电子器件结构的部分的顶视图110。图1A中绘示的截面图100是沿A-A’轴。如图1A所示，在蚀刻停止层103上的互连层104上的硬掩模层105上沉积图案化的硬掩模层111，蚀刻停止层103位于衬底101上的绝缘层102上。
如图1A和1B所示，图案化的硬掩模层111包括多个硬掩模特征，例如，硬掩模特征106和硬掩模特征107。在一个实施例中，硬掩模特征之间的距离113(间距)大于大约80纳米(nm)。在一个实施例中，硬掩模特征之间的距离113(间距)小于大约80nm。在一个实施例中，所述间距是从大约10nm到大约80nm。
在硬掩模层105上形成包括间隔体(例如，间隔体108和间隔体109)的间隔体层112。硬掩模特征的每一个都包括顶部部分和相对的侧壁。在硬掩模特征的每一个的相对侧壁上沉积间隔体。例如，沿硬掩模特征106的相对侧壁沉积间隔体108和109。
在实施例中，衬底101包括半导体材料，例如，硅(Si)。在一个实施例中，衬底101是单晶Si衬底。在另一个实施例中，衬底101是多晶硅衬底。在另一个实施例中，衬底101代表前一互连层。在又一实施例中，衬底101是非晶硅衬底。在替代实施例中，衬底101包括硅、锗(“Ge”)、硅锗(“SiGe”)、基于III-V族的材料(例如，砷化镓(“GaAs”))或其任意组合。在一个实施例中，衬底101包括用于集成电路的金属化互连层。在至少一些实施例中，衬底101包括由电绝缘层(例如，层间电介质、沟槽绝缘层或电子器件制造领域技术人员已知的任何其它绝缘层)分开的电子器件，例如，晶体管、存储器、电容器、电阻器、光电器件、开关、以及任何其它有源和无源电子器件。在至少一些实施例中，衬底101包括互连，例如，被配置为连接金属化层的通孔。
在实施例中，衬底101是绝缘体上半导体(SOI)衬底，包括下部体衬底、中间绝缘层和顶部单晶层。顶部单晶层可以包括上文列出的任何材料，例如，硅。
在各种实施方式中，衬底可以是，例如，有机的、陶瓷的、玻璃的或半导体衬底。在一种实施方式中，半导体衬底可以是使用体硅或绝缘体上硅子结构形成的晶体衬底。在其它实施方式中，该半导体衬底可以使用替代材料形成，所述替代材料可以与硅组合或可以与硅不组合，包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓或者III-V族或IV族材料的其它组合。尽管这里描述了可以形成衬底的材料的几个示例，但可以充当构建无源和有源电子器件(例如，晶体管、存储器、电容器、电感器、电阻器、开关、集成电路、放大器、光电器件或任何其它电子器件)的基础的任何材料都落在本发明的精神和范围之内。
在一个实施例中，绝缘层102是层间电介质(ILD)层。在一个实施例中，ILD 102是相对于稍后在工艺中沉积的可填充沟槽ILD具有蚀刻选择性的通孔ILD。在替代实施例中，用于通孔ILD的材料可以是例如，相对于沟槽ILD具有蚀刻选择性的氮化硅、氮氧化硅(SiON)、氮碳氧化硅(SiOCN)、碳氧化硅(SiOC)、碳化硅(SiC)、二氧化硅的变体(例如，掺碳氧化硅)。在一个实施例中，绝缘层102是低k电介质，其包括但不限于诸如二氧化硅、氧化硅、掺碳氧化物(“CDO”)(例如，掺碳二氧化硅)、多孔二氧化硅、氮化硅或其任意组合。在一个实施例中，绝缘层102包括k值小于5的电介质材料。在一个实施例中，绝缘层102包括k值小于2的电介质材料。在替代实施例中，绝缘层102包括氮化物、氧化物、聚合物、磷硅酸盐玻璃、氟硅酸盐(SiOF)玻璃、有机硅酸盐玻璃(SiOCH)、由电子器件设计确定的其它电绝缘层或其任意组合。
在一个实施例中，由设计确定绝缘层102的厚度。在一个实施例中，绝缘层102被沉积到从大约10纳米(nm)到大约2微米(μm)的厚度。在一个实施例中，ILD 102的厚度小于100nm。根据其它实施例，ILD 103的厚度可以小于40nm。另外的实施例还可以包括厚度在从大约3nm到大约10nm的大致范围中的ILD 103。
在实施例中，使用沉积技术(例如但不限于化学气相沉积(“CVD”)、物理气相沉积(“PVD”)、分子束外延(“MBE”)、金属有机物化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)、旋涂或微电子器件制造领域技术人员已知的其它沉积技术)中的一种在衬底101上沉积绝缘层102。
在实施例中，在ILD 102上形成蚀刻停止层103。在一个实施例中，蚀刻停止层103用于提供对互连层104中蚀刻的沟槽的阻挡。在一个实施例中，蚀刻停止层102的材料相对于被蚀刻的互连层的材料具有蚀刻选择性。
在一个实施例中，蚀刻停止层103是电介质材料，例如，氮化物或氧化物。在一个实施例中，蚀刻停止层103是二氧化硅、氮化硅、碳化硅或其任意组合。在一个实施例中，蚀刻停止层103充当粘附层以提供对金属的互连层104的粘附。在一个实施例中，蚀刻停止层103是金属层，例如，TiN、Ta、TaN。在一个实施例中，在蚀刻停止层103上沉积粘附层(未示出)以提供对其上沉积的金属互连层的粘附。在一个实施例中，蚀刻停止层103的厚度从大约3nm到大约10nm。
在一个实施例中，互连层104是一层能够被减成图案化的材料。通常，对于减成图案化技术而言，使用掩模对下方材料进行减成蚀刻。在一个实施例中，互连层104是减成金属层，例如，Cu、W、Ru、Co、Al、Ag或能够被减成图案化的其它金属层。在另一个实施例中，互连层104是半导体层，例如，硅层(多晶硅、非晶硅(aSi)、锗层(多晶锗、非晶锗(aGe))、各种Si：Ge比例的硅锗合金、其它半导体层或其任意组合。
在一个实施例中，互连层例如是铜(Cu)、钌(Ru)、镍(Ni)、钴(Co)、铬(Cr)、铁(Fe)、锰(Mn)、钛(Ti)、铝(Al)、铪(Hf)、钽(Ta)、钨(W)、钒(V)、钼(Mo)、钯(Pd)、金(Au)、银(Au)、铂Pt或其任意组合。
在替代实施例中，可以用于互连层的导电材料的示例为但不限于金属，例如，铜、钽、钨、钌、钛、铪、锆、铝、银、锡、铅、金属合金、金属碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽、碳化铝)、其它导电材料或其任意组合。在一个实施例中，互连层104的厚度是从大约20nm到大约200nm。
在实施例中，使用沉积技术(例如但不限于CVD、PVD、MBE、MOCVD、ALD、旋涂、无电镀、电镀或微电子器件制造领域技术人员已知的其它沉积技术)中的一种沉积互连层104。
在一个实施例中，硬掩模层105是氮化物层，例如，氮化硅、氮氧化硅、氧化硅、非晶硅、多晶硅、碳层，例如，非晶碳、碳化硅、锗、其它硬掩模层或其任意组合。可以使用电子器件制造领域技术人员已知的硬掩模层沉积技术中的一种沉积硬掩模层105。
在一个实施例中，硬掩模层111是氮化物层，例如，氮化硅、氮氧化硅、氧化硅、非晶硅、多晶硅、碳层，例如，非晶碳、碳化硅、锗、其它硬掩模层或其任意组合。可以使用电子器件制造领域技术人员已知的硬掩模层沉积技术中的一种沉积硬掩模层111。在一个实施例中，硬掩模层111的材料与硬掩模层105的材料不同。在一个实施例中，使用电子器件制造领域技术人员已知的硬掩模图案化和蚀刻技术中的一种对硬掩模层111进行图案化和蚀刻以形成特征107和106。
在一个实施例中，使用电子器件制造领域技术人员已知的间隔体沉积技术中的一种沉积间隔体108和109。例如，可以在硬掩模特征(例如，特征106和107)的表面上方共形地沉积间隔体材料的共形层。在共形沉积之后，可以实施间隔体形成蚀刻。实施例包括各向异性干法蚀刻工艺，其选择性去除沉积层形成在硬掩模特征的水平表面上的部分，从而沿硬掩模特征的侧壁留下间隔体。在实施例中，间隔体可以是共形材料，例如但不限于SiO2、SiN、HfCO2、TiO、ZrO、AlN、AlO、TiN、aSi、SiC及其任意组合。在至少一些实施例中，间隔体的材料相对于用于针对给定蚀刻工艺形成硬掩模特征的材料具有相当高的蚀刻选择性。根据这样的实施例，硬掩模特征对蚀刻掉间隔体108和109的蚀刻工艺有耐抗性。在一个实施例中，对于给定蚀刻工艺，间隔体层的蚀刻速率显著大于硬掩模层111的蚀刻速率。
图2A是根据一个实施例，在硬掩模层105上沉积硬掩模层201之后，类似于图1A的示图200。图2B是图2A所示的电子器件结构的部分的顶视图210。示图200是沿轴B-B’的截面图。在硬掩模层105的由硬掩模特征和间隔体暴露的部分上沉积硬掩模层201，如图2A和2B所示。在一个实施例中，硬掩模层201是可填充硬掩模层。在实施例中，硬掩模层201是基于旋涂的材料或可流动材料，例如，氧化物层，例如，氧化硅(例如，SiO2)、氧化铝(“Al2O3”)或其它氧化物层、氮化物层，例如，氮化硅(例如，Si3N4)或其它氮化物层、碳化物层(例如，碳、SiOC)或其它碳化物层、氮氧化物层(例如，SiON)或其任意组合。
通常，硬掩模(例如，硬掩模层111和201)的材料选择使得在稍后在工艺中在下方一个或多个层(例如，互连层104、蚀刻停止层103、绝缘层102)中进行沟槽蚀刻期间不会蚀刻掉硬掩模。在一个实施例中，硬掩模层111和201中的每一个是氧化物、氮化物、氮氧化物、金属氧化物、碳化物、碳氧化物、金属氮化物、金属碳化物或其任意组合中的一种或多种。
在实施例中，使用沉积技术(例如但不限于CVD、PVD、MBE、MOCVD、ALD、旋涂、或微电子器件制造领域技术人员已知的其它沉积技术)中的一种沉积硬掩模层201。
在实施例中，硬掩模层201的厚度基本类似于硬掩模特征106和107的高度。在一个实施例中，硬掩模层201的厚度是从大约10nm到大约200nm。在更具体的实施例中，硬掩模层201的厚度是从大约20nm到大约500nm。
在一个实施例中，硬掩模层201的材料与硬掩模层111的材料不同。在至少一些实施例中，对于给定蚀刻工艺而言，硬掩模层111的特征的材料相对于硬掩模层201的材料具有高蚀刻选择性。在至少一些实施例中，硬掩模层201对蚀刻掉硬掩模层111的特征的蚀刻工艺有耐抗性。
图3A是根据一个实施例，在去除间隔体之后，类似于图2A的示图300。图3B是图3A所示的电子器件结构的部分的顶视图310。示图300是沿轴C-C’的截面图。如图3A和3B所示，选择性去除间隔体(例如，间隔体108和109)以暴露出硬掩模层105的部分(例如，部分303和304)，从而形成多个硬掩模特征，例如，硬掩模特征106和107以及硬掩模特征301和302。在一个实施例中，硬掩模特征限定图案以在互连层104中形成沟槽，如以下更加详细描述的。如图3A和3B中所示，硬掩模特征301和107之间的距离(间距)305小于图1A和1B中所示的硬掩模特征106和107之间的初始距离113。在一个实施例中，通过例如由193nm光刻(-80nm及以上)印刷的光刻胶限定的初始间距(例如，距离113)通过间隔体层112的间隔体而被减半，然后通过间隔体108、109而被减半，从而间距305大约是间距113的四分之一。在一个实施例中，使用电子器件制造领域技术人员已知的湿法蚀刻、干法蚀刻或其技术组合中的一种或多种选择性去除间隔体。
图4A是根据一个实施例，在使用硬掩模层111的特征和硬掩模层201的特征作为掩模在互连层104中形成沟槽(例如，沟槽401和402)之后，类似于图3A的示图400。图4B是图4A所示的电子器件结构的部分的顶视图410。示图400是沿轴D-D’的截面图。如图4A中所示，互连层中的沟槽形成在互连特征之间，所述互连特征例如是在对应硬掩模特征301、107、106、302和117下方的互连特征903、904、905、906和907。
在一个实施例中，互连特征903、904、905、906和907是导电特征。在一个实施例中，互连特征903、904、905、906和907是导电线。在替代实施例中，互连特征903、904、905、906和907是导电线、导电通孔、沟槽或其任意组合。在一个实施例中，互连特征之间的距离(间距)小于大约80nm。在一个实施例中，所述间距是从大约10纳米(nm)到大约80nm。
在一个实施例中，互连特征的宽度在从大约5nm到大约40nm的大致范围中。在一个实施例中，互连特征的高度由互连层104的厚度确定。在一个实施例中，互连特征的高度在从大约5nm到大约200nm的大致范围中。
沟槽401和402穿过蚀刻停止层103向下延伸到绝缘层102的处在距蚀刻停止层103的深度403处的部分，以防止互连层104的互连特征之间短路。在一个实施例中，互连层104被过蚀刻到绝缘层102中至深度403，其从大约5nm到大约10nm。在一个实施例中，沟槽402的深度404与宽度的深宽比大约为1：1或更大。
在一个实施例中，使用干法蚀刻技术(例如，等离子体蚀刻或电子器件制造领域技术人员已知的其它干法蚀刻技术)形成互连层中的延伸到绝缘层的部分中的沟槽。在更具体的实施例中，使用一种或多种非选择性等离子体蚀刻技术，例如，使用物理离子轰击，形成互连层中的延伸到绝缘层的部分中的沟槽，从而在一次定向等离子体蚀刻过程中蚀刻互连层和绝缘层的部分。在替代实施例中，使用电子器件制造领域技术人员已知的湿法蚀刻、干法蚀刻或其技术组合中的一种或多种形成互连层中的延伸到绝缘层的部分中的沟槽。
图5A是根据一个实施例，在绝缘层501被沉积到沟槽中之后，类似于图4A的示图500。图5B是图5A所示的电子器件结构的部分的顶视图510。示图500是沿轴E-E’的截面图。
如图5A和5B中所示，绝缘层501填充沟槽，例如，沟槽401和402。在一个实施例中，绝缘层501是可填充电介质层。在更具体的实施例中，绝缘层501是低k电介质层，以减小互连层104的互连特征之间的电容。在一个实施例中，绝缘层501相对于绝缘层102具有蚀刻选择性。在一个实施例中，对于给定蚀刻工艺，沟槽绝缘层501的蚀刻速率显著大于通孔绝缘层102的蚀刻速率。在一个实施例中，对绝缘层501进行各向同性蚀刻以稍后在工艺中形成空气间隙，如下所述。在一个实施例中，绝缘层501的材料是二氧化硅SiO2及其变体的一种或多种，例如，掺碳氧化硅、硅、锗、或相对于绝缘层102具有蚀刻选择性的金属氧化物。在一个实施例中，互连层104为金属层，并且绝缘层501为硅、锗或其任意组合。
在替代实施例中，用于绝缘层501的材料可以是例如，相对于通孔ILD具有蚀刻选择性的掺碳氮化硅、氮化硅、氮氧化硅(SiON)、氮碳氧化硅(SiOCN)、碳氧化硅(SiOC)、碳化硅(SiC)、二氧化硅的变体(例如，掺碳氧化硅)。在一个实施例中，绝缘层501是低k电介质，其包括但不限于诸如二氧化硅、氧化硅、掺碳氧化物(“CDO”)(例如，掺碳二氧化硅)、多孔二氧化硅、氮化硅或其任意组合的材料。在一个实施例中，绝缘层501包括k值小于5的电介质材料。在一个实施例中，绝缘层501包括k值小于2的电介质材料。在替代实施例中，绝缘层501包括氮化物、氧化物、聚合物、磷硅酸盐玻璃、氟硅酸盐(SiOF)玻璃、有机硅酸盐玻璃(SiOCH)、由电子器件设计确定的其它电绝缘层或其任意组合。
在一个实施例中，绝缘层501被沉积到沟槽中并被沉积到硬掩模层111和201的特征上。在一个实施例中，使用电子器件制造领域技术人员已知的化学机械抛光(CMP)技术中的一种去除绝缘层501中的在硬掩模层111和201的特征顶部上方延伸的部分。在一个实施例中，使用沉积技术(例如但不限于CVD、PVD、MBE、MOCVD、ALD、旋涂、或微电子器件制造领域技术人员已知的其它沉积技术)中的一种沉积绝缘层501。
图6A是根据一个实施例，在对硬掩模层111和201的硬掩模特征上的硬掩模层602进行图案化以在下方互连层104中生成通孔之后，类似于图5A的示图600。图6B是图6A所示的电子器件结构的部分的顶视图610。示图600是沿轴F-F’的截面图。
如图6A和6B所示，通过图案化的光刻胶层601对硬掩模层602进行图案化以形成开口603。开口603暴露出下方的硬掩模层111的硬掩模特征117、绝缘层501的部分以及与硬掩模特征117相邻的硬掩模特征302的至少一部分。如图6A所示，开口603的宽度605大于下方的硬掩模特征117的宽度604。如图6A所示，硬掩模特征117沉积在互连特征907上。
在至少一些实施例中，使用电子器件制造领域技术人员已知的光刻胶沉积和图案化技术中的一种形成图案化的光刻胶层601。
在一个实施例中，硬掩模层602是碳硬掩模层。在替代实施例中，硬掩模层602是氮化物层，例如，氮化硅、氮氧化硅、氧化硅、非晶硅、多晶硅、碳层，例如，非晶碳、碳化硅、锗、TiN、其它硬掩模层或其任意组合。可以使用电子器件制造领域技术人员已知的硬掩模层沉积和图案化技术中的一种对硬掩模层602进行沉积和图案化。
图7A是根据一个实施例，在绝缘层102中形成开口701以提供下方通孔之后，类似于图6A的示图700。图7B是图7A所示的电子器件结构的部分的顶视图710。示图700是沿轴G-G’的截面图。如图7A所示，开口701具有互连层104中的沟槽部分703以及绝缘层102中的通孔部分702。在一个实施例中，开口701为通孔开口。
如图7A所示，去除硬掩模特征604、下方的硬掩模层105、互连特征907、蚀刻停止层103和绝缘层104的部分，以形成开口701。在一个实施例中，通过使用电子器件制造领域技术人员已知的一种或多种硬掩模蚀刻技术进行蚀刻去除硬掩模特征604和下方的硬掩模层105的部分。在一个实施例中，通过开口603选择性蚀刻硬掩模特征604，从而与硬掩模特征604相邻的绝缘层501的部分和硬掩模层201的硬掩模特征保持不受蚀刻影响。
在一个实施例中，使用电子器件制造领域技术人员已知的一种或多种干法蚀刻技术去除特征907以及下方的蚀刻停止层103和绝缘层104的部分。在一个实施例中，使用一种或多种等离子体蚀刻技术去除特征907以及互连特征907下方的蚀刻停止层103和绝缘层的部分。在替代实施例中，使用微电子器件制造领域技术人员已知的湿法蚀刻、干法蚀刻或其技术组合中的一种或多种去除特征907以及互连特征907下方的蚀刻停止层103和绝缘层的部分。
如图7A所示，通孔开口蚀刻仅选择性地蚀刻互连特征907而不蚀刻相邻的互连特征，例如，互连特征906。在一个实施例中，使用一种蚀刻工艺蚀刻互连特征907，然后使用另一种蚀刻工艺蚀刻下方的蚀刻停止层103和粘附层(如果有的话)以及通孔ILD层104的部分。在另一个实施例中，在一个蚀刻工艺中蚀刻互连特征907以及下方的蚀刻停止层103和绝缘层104的部分。
在一个实施例中，蚀刻互连特征907以及下方的蚀刻停止层103和绝缘层104的部分中的每一个的化学物质是类似的。在另一个实施例中，蚀刻互连特征907以及下方的蚀刻停止层103和绝缘层104的部分的每一个的化学物质是不同的。
图8A是根据一个实施例，在间隙填充层801被沉积到开口701中以形成互连特征1102之后，类似于图7A的示图800。图8B是图8A所示的电子器件结构的部分的顶视图810。示图800是沿轴H-H’的截面图。
在一个实施例中，使用微电子器件制造领域技术人员已知的一种或多种化学机械抛光(CMP)技术去除间隙填充层801中的在层111和201的硬掩模特征和绝缘层501的顶部上方延伸的部分。如图8A所示，互连特征1102包括线部分1103和通孔部分1104。如图8A所示，间隙填充层801填充开口701的通孔部分702以形成通孔部分1102。间隙填充层801填充开口701的沟槽部分703以形成线部分1103。
在一个实施例中，间隙填充层801为导电层。在一个实施例中，间隙填充层801是减成金属层，例如，Cu、W、Ru、Co、Al、Ag或能够被减成图案化的其它金属层。在另一个实施例中，间隙填充层801为半导体层，例如硅层(多晶硅、非晶硅)、锗层(多晶锗、非晶锗)、硅锗(SiGe)层、其它半导体层或其任意组合。
在一个实施例中，间隙填充层在通孔部分702中的材料类似于间隙填充层在沟槽部分703中的材料。在另一个实施例中，间隙填充层在通孔部分702中的材料不同于间隙填充层在沟槽部分703中的材料。在一个实施例中，间隙填充层801具有类似于互连层104的导电率。在一个实施例中，间隙填充层801具有与互连层104相同的材料。
在一个实施例中，间隙填充层为金属层，例如铜(Cu)、钌(Ru)、镍(Ni)、钴(Co)、铬(Cr)、铁(Fe)、锰(Mn)、钛(Ti)、铝(Al)、铪(Hf)、钽(Ta)、钨(W)、钒(V)、钼(Mo)、钯(Pd)、金(Au)、银(Au)、铂Pt或其任意组合。
在替代实施例中，可以用于间隙填充层801的导电材料的示例包括但不限于金属，例如，铜、钽、钨、钌、钛、铪、锆、铝、银、锡、铅、金属合金、金属碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽、碳化铝)、其它导电材料或其任意组合。
可以使用沉积技术(例如但不限于化学气相沉积(“CVD”)(例如，等离子体增强化学气相沉积(“PECVD”))、物理气相沉积(“PVD”)、分子束外延(“MBE”)、金属有机物化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)或电子器件制造领域技术人员已知的其它沉积技术)中的任意一种沉积间隙填充层801。在一个实施例中，通过电镀工艺、无电镀或类似技术将间隙填充层801沉积到开口701中。
如图8A所示，衬垫层802被沉积到开口701的通孔部分702中并且间隙填充层801被沉积在衬垫层802上。衬垫层802覆盖绝缘层102中的通孔部分702的底部和相对侧壁。如图8A所示，衬垫层802仅在通孔ILD部分中，并且间隙填充层801被沉积在互连层104中的沟槽部分开口703的相对侧壁上。在沟槽部分开口703中没有衬垫层802，因为沟槽部分中的衬垫可以增大沟槽的线电阻。针对图12A-12D描述用于在绝缘层中的通孔部分中形成衬垫的方法的实施例。
在一个实施例中，衬垫层802的厚度在从大约0.5nm到大约5nm的大致范围中。在更具体的实施例中，衬垫层802的厚度在从大约1nm到大约2nm的大致范围中。在一个实施例中，衬垫层802是以上针对间隙填充层801描述的导电材料中的一种。在一个实施例中，填充层和衬垫层的材料是不同的。
在一个实施例中，衬垫层801包括铝、钛、氮化钛、钽、氮化钽、钨、钴、钌、类似金属或其任意组合。通常，衬垫层用于为间隙填充层提供对绝缘层的粘附。在一个实施例中，在衬垫层上沉积阻挡层(未示出)以防止导电材料从间隙填充层扩散到绝缘层中。在一个实施例中，阻挡层是以上针对衬垫层描述的导电材料中的一种。在一个实施例中，阻挡层和衬垫层的材料是不同的。在另一个实施例中，阻挡层和衬垫层的材料是类似的。
可以使用沉积技术(例如但不限于CVD、PVD、MBE、MOCVD、ALD、无电镀、电镀或微电子器件制造领域技术人员已知的其它沉积技术)中的任意一种沉积衬垫层802。
图12A是示出了类似于图7A所示的部分704的电子器件结构的部分的示图1200。如图12A所示，开口701的通孔部分702向下延伸到衬底1201。在一个实施例中，衬底1201代表衬底101。
图12B是根据一个实施例，在衬垫层1211被沉积到开口701中之后，类似于图12A的示图1210。在开口701的通孔部分702的底部和相对侧壁上以及沟槽部分703的相对侧壁上共性地沉积薄衬垫层1211，如图12B所示。在一个实施例中，衬垫1211代表衬垫802。
图12C是根据一个实施例，在开口701的通孔部分702中的衬垫1211的部分上沉积硬掩模层1212并使衬垫层1211凹陷之后，类似于图2B的示图1220。在一个实施例中，硬掩模层1212为碳硬掩模层。在替代实施例中，硬掩模层1212为上述硬掩模层之一。在一个实施例中，可以使用微电子器件制造领域技术人员已知的硬掩模层沉积技术中的一种沉积硬掩模层1212。
如图12C所示，从沟槽部分703中选择性地去除衬垫层1211。使衬垫层1211向下凹陷到通孔部分702，从而暴露出沟槽部分703的侧壁和代表沟槽部分703的底部的硬掩模层1212的顶部。在一个实施例中，使用湿法蚀刻清洁从沟槽部分703中选择性地去除衬垫层1211。在替代实施例中，使用干法蚀刻、湿法蚀刻、或这两种蚀刻技术使衬垫层1211凹陷。
图12D是根据一个实施例，在去除硬掩模层1212并在开口701中沉积间隙填充层1231之后，类似于图2C的示图1230。
如图12D所示，去除硬掩模层1212，并且衬垫1211仅保留在通孔部分702中。在一个实施例中，可以使用微电子器件制造领域技术人员已知的硬掩模去除技术中的一种(例如，灰化)去除硬掩模层1212。在去除硬掩模层之后，将间隙填充层1231沉积到开口701中。在一个实施例中，间隙填充层1231代表间隙填充层801。
返回到图8A，在至少一些实施例中，间隙填充层801为半导体层，例如，硅(例如，多晶硅、非晶硅)、锗(多晶锗、非晶锗)、其它半导体层或其任意组合，并且在半导体间隙填充层上沉积金属以形成间隙填充层的导电合金(例如，硅化物、锗化物或其它导电合金)，如以下针对图9A-9C所更加详细描述的。
图9A是根据一个实施例，在使间隙填充层801凹陷之后，类似于图8A的示图900。在一个实施例中，间隙填充层801代表上述半导体层之一。使间隙填充层801向下凹陷到预定深度901，如图9A所示。在一个实施例中，由稍后在工艺中沉积在凹陷的间隙填充层上的金属层的厚度确定深度901。在一个实施例中，使用微电子器件制造领域技术人员已知的湿法或干法蚀刻技术中的一种或多种蚀刻间隙填充层801。
图9B是根据一个实施例，在去除硬掩模层111的硬掩模特征106、107和硬掩模层201的硬掩模特征301和302之后，类似于图9A的示图910。选择性地蚀刻硬掩模特征以暴露出互连特征903、904、905和906的顶部部分。如图9B所示，互连特征903、904、905和906的顶部部分和凹陷的间隙填充层801的顶部部分代表绝缘层501的部分之间的沟槽的底部。在一个实施例中，使用微电子器件制造领域技术人员已知的一种或多种选择性硬掩模蚀刻技术选择性地蚀刻硬掩模层201和111的硬掩模特征。
图9C是根据一个实施例，在互连特征和凹陷的间隙填充层的暴露出的顶部部分上的金属层908上沉积金属层909之后，类似于图9B的示图910。在一个实施例中，金属层909是上述金属层中的一种，而金属层908是上述金属层中的另一种。在一个实施例中，金属层909是氮化钛层。在一个实施例中，金属层908是镍层、钴层或其组合。在一个实施例中，在由镍或钴中的至少一种构成的层908上沉积由氮化钛构成的层909，以防止在工艺中稍后进行的退火期间下方的硅或锗间隙填充层801中的至少一种的氧化。在替代实施例中，使用沉积技术(例如但不限于CVD、PVD、MBE、MOCVD、ALD、旋涂、或微电子器件制造领域技术人员已知的其它沉积技术)中的一种沉积金属层909和908中的每一个。
在一个实施例中，在惰性环境中在从大约300℃到大约650℃的大致范围中的温度下在从大约30秒(s)到大约120s的时间间隔内对包括互连层104和间隙填充层801上的金属层908上的金属层909的结构进行退火以形成硅化物或锗化物间隙填充层，所述惰性环境包括惰性气体、氢气、氮气(例如，NH3、N2、N2/H2)。在一个实施例中，互连层104和间隙填充层801中的每一个是上述硅或锗中的一种。在这种情况下，退火将互连层104和间隙填充层801中的每一个转换成相应的硅化物或锗化物。
返回图8A，在至少一些实施例中，间隙填充层801是上述金属层中的一种或多种，并且在大于室温的温度下对间隙填充层801进行退火以生成无缝通孔-沟槽金属转变，如以下针对图10所更加详细描述的。
图10是根据另一个实施例，在使间隙填充层801凹陷并将硬掩模层1001沉积到凹陷的填充间隙层801上之后，类似于图8A的示图1000。如图10所示，使间隙填充层801向下凹陷到预定深度，并使用上述硬掩模层沉积技术中的一种将硬掩模层沉积到凹陷的间隙填充层801上。在一个实施例中，使用微电子器件制造领域技术人员已知的CMP技术中的一种，使硬掩模层1001的顶表面与硬掩模层111和201还有绝缘层501的顶表面齐平。在一个实施例中，凹陷的间隙填充层801是上述金属层中的一种。在一个实施例中，硬掩模层1001代表上述硬掩模层中的一种。
在一个实施例中，间隙填充层801的通孔部分在ILD层102中的金属与间隙填充层的沟槽部分在互连层中的金属不同。在另一个实施例中，间隙填充层801的通孔部分在ILD层102中的金属与间隙填充层的沟槽部分在互连层中的金属相似。
在一个实施例中，对该结构1000进行退火以修复ILD层102中的通孔金属部分与互连层104中的沟槽金属部分之间的缝隙，从而间隙填充层801的通孔金属部分与沟槽金属部分之间的界面是无缝的。在一个实施例中，在从大约400℃到大约550℃的大致范围中的温度下在包括惰性气体、氢气、氮气(例如，NH3、N2/H2)或其任意组合的环境中进行退火。
图11A是根据一个实施例，在去除硬掩模和硬掩模层之后，类似于图8A的示图1100。图11B是图11A所示的电子器件结构的部分的顶视图1110。示图1100是沿轴I-I’的截面图。
如图11A和11B所示，去除硬掩模层以暴露出互连特征903、904、905和906的顶表面以及互连特征1102的顶表面。
在一个实施例中，在去除硬掩模层之前，对结构进行热退火，如以上针对图9A-9C或图10所描述的。在一个实施例中，使用一种或多种硬掩模去除技术(例如，使用等离子体的灰化技术)或微电子器件制造领域技术人员已知的任何其它硬掩模去除技术去除硬掩模层。在一个实施例中，使用CMP技术对结构进行平面化以使导电特征903、904、905、906和1102以及绝缘层501的顶表面齐平。在一个实施例中，使用硬掩模特征的一些在导电线中形成断裂以形成导电线端部。
图13是根据另一个实施例，在互连层104的互连特征的一些上方形成通孔之后，类似于图11A的示图。在一个实施例中，对图11A所示的结构进行图案化，从而可以使互连特征的一些(例如，互连特征903和905)以及绝缘层50的部分凹陷。使用电子器件制造领域技术人员已知的图案化技术中的一种对该结构进行图案化。如图13所示，使互连特征中的一些(例如，互连特征903和905)以及绝缘层501的部分凹陷，从而使其它互连特征(例如，互连特征904、906和1102)的顶表面高于凹陷的互连特征903和905以及绝缘层501的顶表面。在一个实施例中，使用上述绝缘层蚀刻技术中的一种使绝缘层凹陷。在一个实施例中，使用上述互连特征蚀刻技术中的一种使互连特征凹陷。
如图13所示，在凹陷的互连特征903上形成顶设通孔(overhead via)1301，并在凹陷的互连特征905上形成顶设通孔1303。在绝缘层501的凹陷部分上沉积绝缘层1302。亦即，使互连特征903和905凹陷为形成顶设通孔1301和1303提供空间。如图13所示，顶设通孔1301和1303分别与互连特征903和905形成在同一沟槽内，因此在本文中被称为与互连特征903和905“自对准”。在一个实施例中，形成顶设通孔涉及使用上述导电层沉积技术中的一种将导电层沉积到凹陷的互连特征上。在一个实施例中，使用上述绝缘层沉积技术中的一种沉积绝缘层1302。
图14是根据另一个实施例，在互连特征之间形成空气间隙1401和1402之后，类似于图13的示图1400。典型地，随着互连线之间的间距减小，线之间的电容耦合增大。形成空气间隙1401和1402以使电容耦合最小化。例如，空气间隙具有大致为1的k值。在一个实施例中，通过使用互连特征(例如，互连特征903、904、905和906)作为硬掩模蚀刻绝缘层501的部分，形成空气间隙。在一个实施例中，使用上述绝缘层蚀刻技术中的一种蚀刻绝缘层501的部分。
根据实施例，通过ILD层102形成空气间隙1401和1402的底表面。如图14所示，空气间隙1401和1402的底表面低于互连特征903和904的底表面。在另一个实施例中，空气间隙不在互连特征903和904的底表面下方延伸。如图14所示，绝缘层1302的部分形成空气间隙1401和1402的上表面。在一个实施例中，绝缘层1302是具有填充特性的ILD材料，所述填充特性不允许形成在相邻互连线之间的沟槽被材料填充。例如，ILD填充材料可以是二氧化硅、掺碳二氧化硅、多孔二氧化硅、氮化硅等。在实施例中，绝缘层1302的底表面在互连特征903和904的顶表面下方延伸。在另一个实施例中，绝缘层1302的底表面不在互连特征903和904的顶表面下方延伸。在一个实施例中，使用上述绝缘层沉积技术中的一种沉积绝缘层1302。
图11C是根据一个实施例，在沉积下一互连层1101之后，类似于图8A的示图1120。在形成具有互连特征1102(其具有自对准通孔1104下方的线部分)的减成图案化的互连结构之后，可以扩展图案化工艺以在互连特征903、904、905、906和1102的暴露部分上以及在绝缘层501上生成下一互连层1101。在一个实施例中，互连层1101包括互连线以及形成到绝缘层中的通孔，如上所述。在一个实施例中，互连层1101包括与互连层104的导电线自对准的通孔(未示出)，如上所述。在一个实施例中，互连层1101包括空气间隙，如上所述。
图15示出了包括本发明的一个或多个实施例的内插器1500。内插器1500是用于将第一衬底1502桥接到第二衬底1504的居间衬底。第一衬底1502可以例如是集成电路管芯。第二衬底1504可以例如是存储器模块、计算机母板或另一集成电路管芯。通常，内插器1500的目的是将连接扩展到更宽的间距或将连接重新布线到不同的连接。例如，内插器1500可以将集成电路管芯耦合到球栅阵列(BGA)1506，其可以随后耦合到第二衬底1504。在一些实施例中，第一和第二衬底1502/1504附接到内插器1500的相对侧。在其它实施例中，第一和第二衬底1502/1504附接到内插器1500的同一侧。而且在进一步的实施例中，经由内插器1500互连三个或更多个衬底。
内插器1500可以由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在进一步的实施方式中，内插器可以由交替的刚性或柔性材料形成，其可以包括上述用于半导体衬底的相同材料，例如，硅、锗和其它III-V族和IV族材料。
内插器可以包括金属互连1508、通孔1510，其包括如本文所述的自对准通孔、穿硅通孔(TSV)1512以及一个或多个空气间隙，如上所述。内插器1500还可以包括嵌入式器件1514，包括无源和有源器件。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器和静电放电(ESD)器件。还可以在内插器1500上形成更复杂的器件，例如，射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件。根据本发明的实施例，本文公开的设备或工艺可以用于内插器1500的制造。
图16示出了根据本发明的一个实施例的计算装置1600。计算装置1600可以包括若干部件。在一个实施例中，这些部件附接到一个或多个主板。在替代实施例中，这些部件被制造到单个片上***(SoC)管芯上而不是母板上。计算装置1600中的部件包括但不限于集成电路管芯1602和至少一个通信芯片1608。在一些实施方式中，通信芯片1608被制造为集成电路1602的一部分。集成电路管芯1602可以包括诸如中央处理单元(CPU)的处理器1604、管芯上存储器1606，其经常用作高速缓存存储器，可以由诸如嵌入式DRAM(eDRAM)或自旋转移矩存储器(STTM或STTM-RAM)的技术提供。
计算装置1600可以包括其它部件，其可以物理和电耦合到母板或制造在SoC管芯内或可以不物理和电耦合到母板或制造在SoC管芯内。这些其它部件包括但不限于易失性存储器1610(例如，DRAM)、非易失性存储器1612(例如，ROM或闪速存储器)、图形处理单元1614(GPU)、数字信号处理器1616(DSP)、加密处理器1642(在硬件内执行加密算法的专用处理器)、芯片组1620、天线1622、显示器或触摸屏显示器1624、触摸屏显示器控制器1626、电池1628或其它电源、全球定位***(GPS)装置1644、功率放大器(PA)、罗盘、运动协处理器或传感器1632(可以包括加速度计、陀螺仪和罗盘)、扬声器1634、相机1636、用户输入装置1638(例如，键盘、鼠标、触笔和触控板)以及大容量存储装置1640(例如，硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。
通信芯片1608实现了无线通信，以用于将数据传送到计算装置1600以及从计算装置1600传送数据。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射来经由非固态介质传送数据的电路、设备、***、方法、技术、通信信道等。该术语并非暗示相关联的设备不包含任何导线，尽管在一些实施例中它们可以不包含导线。通信芯片1608可以实施多个无线标准或协议中的任一个，包括但不限于，Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G及更高代的任何其它无线协议。计算装置1600可以包括多个通信芯片1608。例如，第一通信芯片1608可以专用于近距离无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片1608可以专用于远距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以将该电子数据转变为可以存储在寄存器和/或存储器中的其它电子数据的任何器件或器件的部分。一个或多个部件(例如，集成电路管芯1602、通信芯片1608、GPU 1614、加密处理器1642、DSP 1616、芯片组1620)以及其它部件可以包括根据本发明的实施例形成的一个或多个自对准通孔。在进一步的实施例中，容纳在计算装置1600中的另一个部件可以包含根据本发明的实施例形成的一个或多个自对准通孔。
在各种实施例中，计算装置1600可以是膝上型电脑、上网本电脑、笔记本电脑、超极本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数字视频录像机。在进一步的实施方式中，计算装置1600可以是处理数据的任何其它电子装置。
本发明例示实施方式的以上描述包括摘要中描述的内容，并非意在是穷尽的或将本发明限于所公开的精确形式。尽管出于例示性目的在本文中描述了本发明的具体实施方式和示例，但如相关领域的技术人员将认识到的，在本发明的范围之内各种等同修改都是可能的。
可以根据以上的详细描述对本发明做出这些修改。所附权利要求中使用的术语不应被解释为将本发明限于在说明书和权利要求中公开的具体实施方式。相反，本发明的范围要完全由所附权利要求书确定，要根据已确立的权利要求解释原则来对其进行解释。
以下示例涉及进一步的实施例：
一种用于制造电子器件的方法包括：在衬底上的第一绝缘层上的互连层中形成多个互连特征；通过互连特征中的至少一个在第一绝缘层中形成开口；以及在开口中沉积间隙填充层。
一种用于制造电子器件的方法包括：在衬底上的第一绝缘层上的互连层上沉积第一图案化的硬掩模层；在互连层上沉积可填充硬掩模层；使用第一图案化的硬掩模层和可填充硬掩模层作为掩模在互连层中形成沟槽以形成多个互连特征；将第二绝缘层沉积到沟槽中，其中第一绝缘层相对于第二绝缘层具有蚀刻选择性；以及通过互连特征中的至少一个在第一绝缘层中形成开口；以及在开口中沉积间隙填充层。
一种用于制造电子器件的方法包括：在衬底上的第一绝缘层上的互连层上沉积第一图案化的硬掩模层以生成第一硬掩模特征；沉积与第一硬掩模特征相邻的间隔体；在互连层上沉积可填充硬掩模层，其中在沉积可填充硬掩模层之后去除间隔体以生成第二硬掩模特征；使用第一图案化的硬掩模层和可填充硬掩模层作为掩模在互连层中形成沟槽以形成多个互连特征；将第二绝缘层沉积到沟槽中，其中第一绝缘层相对于第二绝缘层具有蚀刻选择性；以及通过互连特征中的至少一个在第一绝缘层中形成开口；以及在开口中沉积间隙填充层。
一种用于制造电子器件的方法包括：在衬底上的第一绝缘层上的互连层中形成多个互连特征；在互连特征上沉积第二图案化的硬掩模层；通过第二图案化的硬掩模层蚀刻互连特征中的至少一个以在第一绝缘层中形成开口；以及在开口中沉积间隙填充层。
一种用于制造电子器件的方法包括：在衬底上的第一绝缘层上的蚀刻停止层上的互连层中形成多个互连特征；通过互连特征中的至少一个蚀刻蚀刻停止层以在第一绝缘层中形成开口；以及在开口中沉积间隙填充层。
一种用于制造电子器件的方法包括：在衬底上的第一绝缘层上的互连层中形成多个互连特征；通过互连特征中的至少一个在第一绝缘层中形成开口；以及在开口中沉积间隙填充层，其中开口包括互连特征中的至少一个下方的通孔部分。
一种用于制造电子器件的方法包括：在衬底上的第一绝缘层上的互连层中形成多个互连特征；通过互连特征中的至少一个在第一绝缘层中形成开口；在开口中沉积间隙填充层；以及将衬垫层沉积到开口中。
一种用于制造电子器件的方法包括：在衬底上的第一绝缘层上的互连层中形成多个互连特征；通过互连特征中的至少一个在第一绝缘层中形成开口；将硬掩模层沉积到开口的通孔部分中；以及在开口中沉积间隙填充层。
一种用于制造电子器件的方法包括：在衬底上的第一绝缘层上的互连层中形成多个互连特征；通过互连特征中的至少一个在第一绝缘层中形成开口；以及在开口中沉积间隙填充层；使间隙填充层凹陷；在凹陷的间隙填充层上沉积导电层；以及对导电层进行退火。
一种用于制造自对准通孔的方法包括：在衬底上的第一绝缘层上的互连层上沉积第一硬掩模层；在互连层上沉积可填充硬掩模层；在互连层中形成沟槽以生成多个互连特征；将第二绝缘层沉积到沟槽中；在第二绝缘层上沉积第三图案化的硬掩模层；通过第三图案化的硬掩模层蚀刻互连特征中的至少一个以生成第一开口；通过第一开口蚀刻第一绝缘层以生成第二开口；以及将间隙填充层沉积到第二开口中。
一种用于制造自对准通孔的方法包括：在衬底上的第一绝缘层上的互连层上沉积第一硬掩模层；在互连层上沉积间隔体层；在互连层上沉积可填充硬掩模层；蚀刻间隔体层；在互连层中形成沟槽以生成多个互连特征；将第二绝缘层沉积到沟槽中；在第二绝缘层上沉积第三图案化的硬掩模层；通过第三图案化的硬掩模层蚀刻互连特征中的至少一个以生成第一开口；通过第一开口蚀刻第一绝缘层以生成第二开口；以及将间隙填充层沉积到第二开口中。
一种用于制造自对准通孔的方法包括：在衬底上沉积蚀刻停止层；在第一蚀刻停止层上的第一绝缘层上沉积互连层；在互连层上沉积第一硬掩模层；在互连层上沉积蚀刻停止层；在互连层上沉积可填充硬掩模层；在互连层中形成沟槽以生成多个互连特征；将第二绝缘层沉积到沟槽中；在第二绝缘层上沉积第三图案化的硬掩模层；通过第三图案化的硬掩模层蚀刻互连特征中的至少一个以生成第一开口；通过第一开口蚀刻第一绝缘层以生成第二开口；以及将间隙填充层沉积到第二开口中。
一种用于制造自对准通孔的方法包括：在衬底上的第一绝缘层上的互连层上沉积第一硬掩模层；在互连层上沉积可填充硬掩模层；在互连层中形成沟槽以生成多个互连特征；将第二绝缘层沉积到沟槽中；在第二绝缘层上沉积第三图案化的硬掩模层；通过第三图案化的硬掩模层蚀刻互连特征中的至少一个以生成第一开口；通过第一开口蚀刻第一绝缘层以生成第二开口；以及将间隙填充层沉积到第二开口中，其中第一开口是互连特征中的至少一个下方的通孔。
一种用于制造自对准通孔的方法包括：在衬底上的第一绝缘层上的互连层上沉积第一硬掩模层；在互连层上沉积可填充硬掩模层；在互连层中形成沟槽以生成多个互连特征；将第二绝缘层沉积到沟槽中；在第二绝缘层上沉积第三图案化的硬掩模层；通过第三图案化的硬掩模层蚀刻互连特征中的至少一个以生成第一开口；通过第一开口蚀刻第一绝缘层以生成第二开口；将间隙填充层沉积到第二开口中；以及将衬垫层沉积到第一开口中。
一种用于制造自对准通孔的方法包括：在衬底上的第一绝缘层上的互连层上沉积第一硬掩模层；在互连层上沉积可填充硬掩模层；在互连层中形成沟槽以生成多个互连特征；将第二绝缘层沉积到沟槽中；在第二绝缘层上沉积第三图案化的硬掩模层；通过第三图案化的硬掩模层蚀刻互连特征中的至少一个以生成第一开口；通过第一开口蚀刻第一绝缘层以生成第二开口；将间隙填充层沉积到第二开口中；使间隙填充层凹陷；在凹陷的间隙填充层上沉积导电层；以及对导电层进行退火。
一种用于制造自对准通孔的方法包括：在衬底上的第一绝缘层上的互连层上沉积第一硬掩模层；在互连层上沉积可填充硬掩模层；在互连层中形成沟槽以生成多个互连特征；将第二绝缘层沉积到沟槽中；在第二绝缘层上沉积第三图案化的硬掩模层；通过第三图案化的硬掩模层蚀刻互连特征中的至少一个以生成第一开口；通过第一开口蚀刻第一绝缘层以生成第二开口；以及将间隙填充层沉积到第二开口中，其中所述互连层包括钨、钌、钴、铝、银、铜、硅、锗、镍或其任意组合。
一种用于制造自对准通孔的方法包括：在衬底上的第一绝缘层上的互连层上沉积第一硬掩模层；在互连层上沉积可填充硬掩模层；在互连层中形成沟槽以生成多个互连特征；将第二绝缘层沉积到沟槽中；在第二绝缘层上沉积第三图案化的硬掩模层；通过第三图案化的硬掩模层蚀刻互连特征中的至少一个以生成第一开口；通过第一开口蚀刻第一绝缘层以生成第二开口；以及将间隙填充层沉积到第二开口中，其中第一绝缘层相对于第二绝缘层具有蚀刻选择性。
一种用于制造自对准通孔的方法包括：在衬底上的第一绝缘层上的互连层上沉积第一硬掩模层；在互连层上沉积可填充硬掩模层；在互连层中形成沟槽以生成多个互连特征；将第二绝缘层沉积到沟槽中；在第二绝缘层上沉积第三图案化的硬掩模层；通过第三图案化的硬掩模层蚀刻互连特征中的至少一个以生成第一开口；通过第一开口蚀刻第一绝缘层以生成第二开口；以及将间隙填充层沉积到第二开口中，其中第一硬掩模层相对于可填充硬掩模层具有蚀刻选择性。
一种电子器件包括：位于衬底上的第一绝缘层上的第一互连层中的多个互连特征；包括互连特征中的至少一个中的沟槽部分和沟槽部分下方的第一绝缘层中的通孔部分的开口；以及位于通孔部分中的间隙填充层，其中通孔部分与互连特征中的至少一个自对准。
一种电子器件包括：位于衬底上的第一绝缘层上的第一互连层中的多个互连特征；包括互连特征中的至少一个中的沟槽部分和沟槽部分下方的第一绝缘层中的通孔部分的开口；位于通孔部分中的间隙填充层，其中通孔部分与互连特征中的至少一个自对准；以及位于通孔部分中的衬垫层。
一种电子器件包括：位于衬底上的第一绝缘层上的第一互连层中的多个互连特征；包括互连特征中的至少一个中的沟槽部分和沟槽部分下方的第一绝缘层中的通孔部分的开口；以及位于通孔部分中的间隙填充层，其中通孔部分与互连特征中的至少一个自对准；并且其中互连特征是导电线。
一种电子器件包括：位于衬底上的第一绝缘层上的第一互连层中的多个互连特征；包括互连特征中的至少一个中的沟槽部分和沟槽部分下方的第一绝缘层中的通孔部分的开口；以及位于通孔部分中的间隙填充层，其中通孔部分与互连特征中的至少一个自对准，其中互连特征包括钨、钌、钴、铝、银、铜、硅、锗、镍或其任意组合。
一种电子器件包括：位于衬底上的第一绝缘层上的第一互连层中的多个互连特征；包括互连特征中的至少一个中的沟槽部分和沟槽部分下方的第一绝缘层中的通孔部分的开口；以及位于通孔部分中的间隙填充层，其中通孔部分与互连特征中的至少一个自对准，其中间隙填充层的材料类似于互连特征的材料。
一种电子器件包括：位于衬底上的第一绝缘层上的第一互连层中的多个互连特征；包括互连特征中的至少一个中的沟槽部分和沟槽部分下方的第一绝缘层中的通孔部分的开口；以及位于通孔部分中的间隙填充层，其中通孔部分与互连特征中的至少一个自对准，并且其中间隙填充层的材料与互连特征的材料不同。
一种电子器件包括：位于衬底上的第一绝缘层上的第一互连层中的多个互连特征；包括互连特征中的至少一个中的沟槽部分和沟槽部分下方的第一绝缘层中的通孔部分的开口；以及位于通孔部分中的间隙填充层，其中通孔部分与互连特征中的至少一个自对准，其中间隙填充层位于沟槽部分中。
在以上说明书中，已经参照其特定示范性实施例描述了方法和设备。显而易见的是，可以在不脱离所附权利要求书所阐明的实施例的较广泛的精神和范围的情况下对其做出各种修改。因此，说明书和附图应被认为是出于例证目的而非限制目的。

Claims (20)

1.一种用于制造电子器件的方法，包括：
在衬底上的第一绝缘层上的互连层中形成多个互连特征；
通过所述互连特征中的至少一个在所述第一绝缘层中形成开口；以及
在所述开口中沉积间隙填充层。
2.根据权利要求1所述的方法，还包括：
在所述互连层上沉积第一图案化的硬掩模层以生成第一硬掩模特征；
在所述互连层上沉积可填充硬掩模层；
使用所述第一图案化的硬掩模层和所述可填充硬掩模层作为掩模在所述互连层中形成沟槽；以及
将第二绝缘层沉积到所述沟槽中，其中所述第一绝缘层相对于第二绝缘层具有蚀刻选择性。
3.根据权利要求1所述的方法，还包括：
在所述互连特征上沉积第二图案化的硬掩模层；以及
通过所述第二图案化的硬掩模层蚀刻所述互连特征中的所述至少一个。
4.根据权利要求1所述的方法，其中，所述开口包括所述互连特征中的所述至少一个下方的通孔部分。
5.根据权利要求1所述的方法，还包括：
将衬垫层沉积到所述开口中。
6.根据权利要求1所述的方法，还包括：
将第三硬掩模层沉积到所述开口的通孔部分中。
7.根据权利要求1所述的方法，还包括：
使所述间隙填充层凹陷；
在所凹陷的间隙填充层上沉积导电层；以及
对所述导电层进行退火。
8.一种用于制造自对准通孔的方法，包括：
在衬底上的第一绝缘层上的互连层上沉积第一硬掩模层；
在所述互连层上沉积可填充硬掩模层；
在所述互连层中形成沟槽以生成多个互连特征；
将第二绝缘层沉积到所述沟槽中；
在所述第二绝缘层上沉积第三图案化的硬掩模层；
通过所述第三图案化的硬掩模层蚀刻所述互连特征中的至少一个以生成第一开口；
通过所述第一开口蚀刻所述第一绝缘层以生成第二开口；以及
将间隙填充层沉积到所述第二开口中。
9.根据权利要求8所述的方法，还包括：
在所述互连层上沉积间隔体层；以及
蚀刻所述间隔体层。
10.根据权利要求8所述的方法，其中所述第一开口是所述互连特征中的所述至少一个下方的通孔。
11.根据权利要求8所述的方法，还包括：
将衬垫层沉积到所述第一开口中。
12.根据权利要求8所述的方法，还包括：
使所述间隙填充层凹陷；
在所凹陷的间隙填充层上沉积导电层；以及
对所述导电层进行退火。
13.根据权利要求8所述的方法，其中所述互连层包括钨、钌、钴、铝、银、铜、硅、锗、镍或其任意组合。
14.根据权利要求8所述的方法，其中所述第一绝缘层相对于第二绝缘层具有蚀刻选择性。
15.一种电子器件，包括：
位于衬底上的第一绝缘层上的第一互连层中的多个互连特征；
开口，所述开口包括所述互连特征中的至少一个中的沟槽部分以及所述沟槽部分下方的所述第一绝缘层中的通孔部分；以及
位于所述通孔部分中的间隙填充层，其中所述通孔部分与所述互连特征中的所述至少一个自对准。
16.根据权利要求15所述的电子器件，还包括：
位于所述通孔部分中的衬垫层。
17.根据权利要求15所述的电子器件，其中所述互连特征为导电线。
18.根据权利要求15所述的电子器件，其中所述互连特征包括钨、钌、钴、铝、银、铜、硅、锗、镍或其任意组合。
19.根据权利要求15所述的电子器件，其中所述间隙填充层的材料类似于所述互连特征的材料。
20.根据权利要求15所述的电子器件，其中所述间隙填充层的材料不同于所述互连特征的材料。
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